高 菲，吳 屏，胡秋琦

（哈爾濱工業(yè)大學(xué)（深圳）實(shí)驗(yàn)與創(chuàng)新實(shí)踐教育中心，廣東深圳 518000）

隨著信息技術(shù)的飛速發(fā)展，高速PCB 板信號(hào)傳輸系統(tǒng)被越來(lái)越多地應(yīng)用在通信、計(jì)算機(jī)等領(lǐng)域。在信號(hào)傳輸和處理速度日益提高的今天，保證PCB板信號(hào)傳輸完整性顯得尤為重要。隨著IC 制造技術(shù)的不斷進(jìn)步和創(chuàng)新，各種電子元器件之間在功能上更加兼容，但同時(shí)其超高的信號(hào)傳輸速度也導(dǎo)致高速器件在實(shí)際應(yīng)用中容易出現(xiàn)信號(hào)缺失的問(wèn)題[1-2]。

為了解決這一問(wèn)題，該文基于時(shí)間序列分析提出了新的高速PCB 板信號(hào)完整性檢測(cè)方法。在分析數(shù)據(jù)信號(hào)和高速信號(hào)傳輸時(shí)序要求的基礎(chǔ)上，采用數(shù)據(jù)采集方法采集影響數(shù)據(jù)信號(hào)傳輸完整性參數(shù)，對(duì)采集的參數(shù)進(jìn)行掃描，通過(guò)示波器仿真得到PCB板信號(hào)完整性的檢測(cè)結(jié)果。

1 高速PCB板信號(hào)數(shù)據(jù)分析

由于信號(hào)在低頻傳輸時(shí)的時(shí)差變化較大，因此可以忽略計(jì)算精度的影響，在PCB 板上模擬出傳輸導(dǎo)線，得到理想的延時(shí)計(jì)算結(jié)果。在分析時(shí)，將導(dǎo)線信號(hào)輸出延時(shí)與驅(qū)動(dòng)器輸出端延時(shí)合并，使信號(hào)傳輸線上任意時(shí)間任意位置的信號(hào)波動(dòng)曲線保持一致[3]。由于在高頻電路板各傳輸線的傳輸過(guò)程中設(shè)計(jì)了一些電阻、電容和電導(dǎo)等器件，因此高頻電路板的導(dǎo)通模型由理想導(dǎo)通模型改為分布網(wǎng)絡(luò)模型[4-5]。

傳輸線的信號(hào)傳輸特征可以用定向阻抗Z0表示，傳輸延遲用Tpd表示。通過(guò)計(jì)算傳輸線的單位長(zhǎng)度L和單位傳輸線上的電容C，可以得到傳輸線的定向阻抗Z0的表達(dá)式如式（1）所示：

由于在高頻情況下，導(dǎo)線的信號(hào)輸出延遲不能合并到驅(qū)動(dòng)器的輸出端進(jìn)行統(tǒng)一建模處理，因此，在高頻情況下，傳輸線路上任意位置的信號(hào)波動(dòng)具有線性差異，這就是高頻情況下的線效。相鄰兩回路之間通過(guò)相互作用的電場(chǎng)來(lái)產(chǎn)生電容，電容兩回路之間的距離隨導(dǎo)體距離的增加而減小。分析相容系數(shù)，通過(guò)相容系數(shù)表征兩個(gè)電路中電容的變化情況[6-7]。

當(dāng)電路A 中的電壓發(fā)生變化時(shí)，會(huì)產(chǎn)生互容效應(yīng)，向電路B 輸入一個(gè)電流逆差I(lǐng)M，通過(guò)對(duì)電路間的電容值CM和電路A 上的電壓變化率dV/dt進(jìn)行計(jì)算，可得IM的表達(dá)式為：

從式（2）可以看出，電流逆差I(lǐng)M受兩電路間互容值的影響，在電路電壓變化率不變的情況下，互容值越大，互容作用越明顯。在互容值不變的情況下，電路電壓變化率越小，電流逆差越小，互容作用越弱。在兩個(gè)電路中，任意一個(gè)電流回路都伴隨著磁場(chǎng)的產(chǎn)生，并影響著另一個(gè)電流回路，作用力隨著電流回路之間距離的增加而減弱，這種作用力就是互感作用力，一個(gè)回路的電流產(chǎn)生一個(gè)磁場(chǎng)，而該磁場(chǎng)會(huì)影響第二個(gè)回路[8-9]。

當(dāng)電路A 中的電流發(fā)生變化時(shí)，由于互感作用，電路A 會(huì)向電路B 輸入一個(gè)電壓逆差VM，通過(guò)對(duì)電路間的互感值LM和電路A 上的電流變化率dI/dt進(jìn)行計(jì)算，可以得出VM的表達(dá)式為：

根據(jù)式（3）可知，當(dāng)LM保持不變時(shí)，電路A 中電流變化率越大，電路之間的電壓逆差也越大，互感作用越明顯；電流變化率不變時(shí)，電路互感值越大，互感作用越明顯[10-11]。高頻效應(yīng)會(huì)影響信號(hào)傳輸?shù)耐暾?，所以需要?duì)其進(jìn)行檢測(cè)[12]。

2 信號(hào)完整性檢測(cè)

將時(shí)間序列分析和信號(hào)完整性檢測(cè)兩者有機(jī)結(jié)合，通過(guò)對(duì)PCB 板輸出的數(shù)據(jù)和信號(hào)進(jìn)行采集，并對(duì)其進(jìn)行時(shí)間序列設(shè)計(jì)得出不等式，以便進(jìn)行PCB 板信號(hào)完整性檢測(cè)[13-14]。

對(duì)于源同步電路，首先將電路A 和電路B 的數(shù)據(jù)通過(guò)Spt 系統(tǒng)輸出并傳輸至串并轉(zhuǎn)換器MCIOE445，通過(guò)驅(qū)動(dòng)器發(fā)出鎖存信號(hào)對(duì)數(shù)據(jù)進(jìn)行封鎖。源同步數(shù)據(jù)傳輸示意圖如圖1 所示。

圖1 源同步數(shù)據(jù)傳輸示意圖

鎖定信號(hào)STB 的末端靠近數(shù)據(jù)，可以高效地接收數(shù)據(jù)，這樣有利于接收端有效地接收數(shù)據(jù)。在STB信號(hào)傳輸過(guò)程中，由于傳輸線的內(nèi)部阻抗會(huì)造成一定的時(shí)延，因此要把數(shù)據(jù)傳輸線的長(zhǎng)度控制在一定范圍內(nèi)，以最大限度地保證信號(hào)傳輸?shù)募皶r(shí)性[15]。源同步數(shù)據(jù)傳輸系統(tǒng)的時(shí)間序列關(guān)系如圖2 所示。

圖2 源同步數(shù)據(jù)傳輸系統(tǒng)的時(shí)間序列關(guān)系

根據(jù)圖2可以建立時(shí)間序列表達(dá)式，如式（4）所示：

其中，TSSU為源數(shù)據(jù)輸出的最短時(shí)間，TSH為輸出數(shù)據(jù)的有效保留時(shí)間，TDSU為數(shù)據(jù)傳輸?shù)浇K端時(shí)的有效時(shí)間，TDH為接收數(shù)據(jù)保留的有效時(shí)間。

為了保證數(shù)據(jù)能夠完整地被接收端接收，應(yīng)該滿足數(shù)據(jù)傳輸?shù)浇K端的有效時(shí)間TDSU和接收數(shù)據(jù)保留有效時(shí)間TDH大于源數(shù)據(jù)輸出的最短時(shí)間TSSU以及輸出數(shù)據(jù)有效保留時(shí)間TSH。保證時(shí)間余量充足，以確保系統(tǒng)正常穩(wěn)定運(yùn)行。

當(dāng)對(duì)頻率為600 MHz 的系統(tǒng)進(jìn)行數(shù)據(jù)采集時(shí)，經(jīng)過(guò)二分頻后實(shí)際的工作頻率僅有300 MHz，所以必須對(duì)源數(shù)據(jù)輸出的最短時(shí)間TSSU和輸出數(shù)據(jù)有效保留時(shí)間TSH進(jìn)行計(jì)算。此時(shí)信號(hào)轉(zhuǎn)換周期TC為3.3 ns，通過(guò)對(duì)采樣周期起始時(shí)間到信號(hào)轉(zhuǎn)換結(jié)束時(shí)間Tdt、采樣周期起始時(shí)刻到數(shù)據(jù)傳輸終止的時(shí)間差Tod、數(shù)據(jù)傳輸延遲時(shí)間TOSKMAX進(jìn)行計(jì)算，得出源TSSU和TSH的表達(dá)式如下：

代入?yún)?shù)后計(jì)算出TSSU=2.68 ns，TSH=0.14 ns，可以看出TSSU和TSH占比不夠均衡，不符合源同步信號(hào)傳輸?shù)幕疽?，重新?jì)算后得出TSSU=1.18 ns，TSH=1.63 ns。符合源同步傳輸?shù)囊骩16]。

電路A 和電路B 的輸出數(shù)據(jù)和轉(zhuǎn)換結(jié)束信號(hào)經(jīng)過(guò)差分驅(qū)動(dòng)MCIOE116 輸出，增加了數(shù)據(jù)延遲時(shí)間，所以在計(jì)算鎖存信號(hào)STB 時(shí)必須考慮差分驅(qū)動(dòng)的內(nèi)部時(shí)間延遲。根據(jù)配套數(shù)據(jù)手冊(cè)可知，芯片內(nèi)部低頻傳輸延時(shí)時(shí)間為T(mén)OFD，高頻傳輸延時(shí)時(shí)間為T(mén)SKEW，且兩頻率下延時(shí)時(shí)間相同。將TSKEW作為常數(shù)。時(shí)間序列關(guān)系式可以表示為：

為了保證串并轉(zhuǎn)換器MCIOE445 能夠有效地鎖存數(shù)據(jù)，需要滿足數(shù)據(jù)輸出最小時(shí)間為0.2 ns，信號(hào)輸出有效保留時(shí)間為0.43 ns。根據(jù)時(shí)間序列要求可以得到TDSU與TDH的時(shí)間序列表達(dá)式如式（7）所示：

在高速信號(hào)傳輸中數(shù)據(jù)采集速率為600 Mbps，數(shù)據(jù)通過(guò)兩個(gè)分路輸出時(shí)，速率變?yōu)槊柯?00 Mbps，對(duì)信號(hào)傳輸通道的網(wǎng)絡(luò)結(jié)構(gòu)做預(yù)先布局設(shè)計(jì)分析，以保證信號(hào)傳輸過(guò)程中不會(huì)因?yàn)榫W(wǎng)絡(luò)結(jié)構(gòu)問(wèn)題而降低信號(hào)的完整性。采用線性模型對(duì)IBIS 模型進(jìn)行模擬，以便在軟件中進(jìn)行信號(hào)完整性檢測(cè)。將SPT7610的信號(hào)傳輸驅(qū)動(dòng)前端作為線性結(jié)構(gòu)，根據(jù)驅(qū)動(dòng)時(shí)間和驅(qū)動(dòng)效果模擬建立輸出信號(hào)的特征模型。為了減少模型模擬結(jié)果與實(shí)際結(jié)果的誤差，應(yīng)盡量縮短信號(hào)傳輸各部件間的距離。差分驅(qū)動(dòng)器MCIOE116 到串并轉(zhuǎn)換器MCIOE445 鎖存通道間的信號(hào)傳輸對(duì)整個(gè)信號(hào)傳輸完整性影響十分重要，所以要對(duì)這部分的完整性進(jìn)行重點(diǎn)分析。其連接數(shù)據(jù)通道模型如圖3所示。

圖3 連接數(shù)據(jù)通道模型

對(duì)數(shù)據(jù)通道的單調(diào)性、噪聲極限、低壓過(guò)沖、高壓過(guò)沖、常態(tài)延遲和轉(zhuǎn)換延遲進(jìn)行測(cè)量。由于信號(hào)的傳輸前端與接收前端不具有同時(shí)性，所以要對(duì)其進(jìn)行分別測(cè)量。

對(duì)以上測(cè)量結(jié)果進(jìn)行參數(shù)掃描，對(duì)參數(shù)變化下的信號(hào)完整性變化進(jìn)行模擬，并對(duì)模擬結(jié)果進(jìn)行分析對(duì)比，篩選出滿足完整性和時(shí)間序列要求的參數(shù)極值。假設(shè)各元件內(nèi)部阻抗與特征阻抗誤差在±10%以內(nèi)，則標(biāo)準(zhǔn)阻抗為40 Ω的元件在誤差范圍內(nèi)的阻抗為36～44 Ω。采用TYIPCAL 類型數(shù)據(jù)來(lái)反映所需要的情況。分別對(duì)不同傳輸線長(zhǎng)度的傳輸結(jié)果進(jìn)行分析，得到波形圖，各個(gè)參數(shù)變化的情況如表1 所示。

表1 波形圖參數(shù)變化

通過(guò)觀察波形圖的信號(hào)完整性參數(shù)，如單調(diào)性、噪聲極限、低壓過(guò)沖、高壓過(guò)沖、常態(tài)延遲和轉(zhuǎn)換延遲，可以清楚地看到數(shù)據(jù)通道的信號(hào)是否滿足完整性要求。

3 實(shí)驗(yàn)研究

為了驗(yàn)證該文提出的基于時(shí)間序列分析的高速PCB 板信號(hào)完整性檢測(cè)方法的有效性，將其與傳統(tǒng)檢測(cè)方法進(jìn)行實(shí)驗(yàn)對(duì)比。

對(duì)數(shù)據(jù)傳輸信號(hào)檢測(cè)時(shí)間進(jìn)行分析驗(yàn)證，在600 MHz 的高頻工作狀態(tài)下，采用高速數(shù)據(jù)包High Speed Test Packet 對(duì)信號(hào)的完整性進(jìn)行驗(yàn)證。在待測(cè)平臺(tái)發(fā)出待測(cè)試數(shù)據(jù)，可在測(cè)試點(diǎn)得到數(shù)據(jù)包對(duì)應(yīng)的波形圖，再對(duì)波形圖進(jìn)行數(shù)據(jù)提取，與原始數(shù)據(jù)包進(jìn)行對(duì)比，得出數(shù)據(jù)包的傳輸時(shí)間長(zhǎng)度，進(jìn)而計(jì)算出信號(hào)的數(shù)據(jù)傳輸速率為490.569 Mbps。

根據(jù)高速PCB 板的信號(hào)傳輸規(guī)范，高速數(shù)據(jù)信號(hào)傳輸速率應(yīng)該在467.76～520.24 Mbps 之間，所以該檢測(cè)方法在檢測(cè)時(shí)間上滿足設(shè)計(jì)要求。

通常PCB 板在信號(hào)傳輸過(guò)程中會(huì)產(chǎn)生500 mA的負(fù)載。通過(guò)模擬5個(gè)500 mA的負(fù)載，并將其同時(shí)接入，以測(cè)試VBUS 電壓的最大衰落。用示波器對(duì)數(shù)據(jù)傳輸線的波形進(jìn)行捕獲。示波器捕獲波形如圖4所示。

圖4 完整性捕獲波形圖

從圖4 中可以看出VBUS 電壓從5.275 V 衰落到4.987 V，其差值為288 mV。根據(jù)規(guī)范，差值應(yīng)該小于330 mV，表明該方法能夠滿足完整性檢測(cè)要求。

4 結(jié)束語(yǔ)

該文主要討論了高速PCB 板信號(hào)傳輸系統(tǒng)中的信號(hào)完整性檢測(cè)方法，通過(guò)實(shí)驗(yàn)證明了該方法在檢測(cè)時(shí)間和檢測(cè)完整性上都具有優(yōu)勢(shì)，對(duì)信號(hào)完整性檢測(cè)有一定的促進(jìn)意義。