邢正偉，許 聰,2，丁 震，陳康喜

(1.安徽芯紀(jì)元科技有限公司，合肥 230000；2.中國電子科技集團(tuán)公司第三十八研究所，合肥 230000）

1 引言

系統(tǒng)級(jí)封裝（SiP）狹義上是一種封裝的概念，廣義上是將一個(gè)系統(tǒng)或者子系統(tǒng)的全部或者大部分電子功能集成在同一個(gè)整合型基板上，該系統(tǒng)內(nèi)的芯片以2D、3D 等方式接合到整合型基板上[1]。系統(tǒng)級(jí)封裝集成度高，能夠解決異質(zhì)集成問題，目前在手機(jī)、5G 領(lǐng)域都得到廣泛的應(yīng)用[2]。目前國內(nèi)針對(duì)數(shù)字信號(hào)處理器（DSP）的系統(tǒng)級(jí)封裝的研究越來越廣泛和深入，2016年，中國電子科技集團(tuán)公司第五十八研究所采用SiP陶瓷封裝技術(shù)將DSP 芯片和FPGA 芯片結(jié)合[3]形成微系統(tǒng)模塊；2018 年，北京計(jì)算機(jī)技術(shù)及應(yīng)用研究所研制出集成四核及1553B 總線控制器的SiP 封裝電路[4]；2019 年，上海航天控制技術(shù)研究所采用SiP 技術(shù)將DSP 芯片、存儲(chǔ)芯片和FPGA 芯片制成多信息處理電路[5]；2020 年，航空工業(yè)西安航空計(jì)算技術(shù)研究所提出處理器+FPGA 通用架構(gòu)，滿足最大化系統(tǒng)需求[6]。這些研究表明采用系統(tǒng)級(jí)封裝可以有效減小系統(tǒng)尺寸和重量。

雷達(dá)是目前常見的探測(cè)偵察設(shè)備，其最基本的原理是射頻前端發(fā)射調(diào)頻電磁波，雷達(dá)系統(tǒng)將接收到的回波與發(fā)射波進(jìn)行算法處理，可以得到目標(biāo)的各種信息。雷達(dá)系統(tǒng)包含信號(hào)發(fā)射器、接收天線、信號(hào)處理器、信號(hào)傳輸系統(tǒng)和控制系統(tǒng)。為滿足某款雷達(dá)系統(tǒng)小型化應(yīng)用需求，本文利用系統(tǒng)級(jí)封裝技術(shù)，將多片具有自主產(chǎn)權(quán)的高性能DSP 芯片[7]進(jìn)行集成，形成雷達(dá)一體化通道處理模塊，經(jīng)過電性能分析、熱分析和應(yīng)用測(cè)試，討論和分析了該模塊的可行性。

2 封裝設(shè)計(jì)

2.1 系統(tǒng)結(jié)構(gòu)

雷達(dá)系統(tǒng)需要具備對(duì)數(shù)據(jù)進(jìn)行高效處理和高速傳輸?shù)哪芰?，單顆DSP 芯片能力有限，需采用多片配合使用，以達(dá)到系統(tǒng)要求。系統(tǒng)模塊包含4 片DSP 裸芯片與90 個(gè)電阻和電容器件，內(nèi)部以DSP 4 作為主控芯片，采用星型拓?fù)浣Y(jié)構(gòu)，通過高速SerDes 接口對(duì)其他DSP 進(jìn)行控制，協(xié)作4 片DSP 之間的數(shù)據(jù)處理和傳輸，外部預(yù)留高速SerDes 接口和低速接口，可以滿足雷達(dá)系統(tǒng)的板級(jí)信號(hào)傳輸，其功能框圖如圖1 所示。

圖1 模塊功能框圖

2.2 封裝和布局設(shè)計(jì)

倒裝焊技術(shù)（FC）是指將芯片面朝下、與封裝外殼或布線基板直接互連的一種技術(shù)。本模塊主要器件是4 片DSP 裸芯片，單個(gè)DSP 裸芯片尺寸為17.5 mm×8.6 mm，采用平鋪方式進(jìn)行布局，DSP 裸芯片均采用倒裝焊技術(shù)進(jìn)行組裝，模塊尺寸達(dá)到40 mm×40 mm。

2.3 封裝基板設(shè)計(jì)

封裝基板可為芯片提供電連接、保護(hù)、支撐、散熱、組裝等功能。積層法多層板（BUM）是能使封裝基板實(shí)現(xiàn)高密度化的新型技術(shù)，采取涂布絕緣介質(zhì)再經(jīng)化學(xué)鍍銅和電鍍銅形成導(dǎo)線及連接孔，多次疊加，累積形成所需層數(shù)的多層印制板。該模塊封裝基板采用積層封裝工藝，共10 層，從上至下依次為L1~L10；在材料選擇上，采用味之素堆積膜（ABF）有機(jī)基板，基板材料型號(hào)為ABF-GZ41，其介電常數(shù)為3.2，優(yōu)于PCB 基板材料FR4 的介電常數(shù)4.0，更適合于高速信號(hào)走線。各疊層的設(shè)計(jì)為：L2/L4/L7/L9 為關(guān)鍵信號(hào)走線層，L1/L3/L5/L8 為地層，信號(hào)與地間隔分布，使得信號(hào)絕大部分返回電流在信號(hào)路徑下面流動(dòng)，回路電感保持最小，有助于提升信號(hào)質(zhì)量；L6/L9 為關(guān)鍵電源層，通過大面積鋪銅保證低阻抗，減少電源振蕩，同時(shí)有利于模塊散熱；L10 層為焊球?qū)樱糜诎惭b焊盤。

2.4 熱設(shè)計(jì)

在模塊內(nèi)部狹小空間中平鋪多個(gè)芯片會(huì)導(dǎo)致熱量堆積，單位面積的熱流密度大大提升，如果不能通過有效的方法進(jìn)行散熱，必然會(huì)導(dǎo)致芯片熱可靠性出現(xiàn)問題。對(duì)于模塊而言，需要建立散熱通道將內(nèi)部熱量傳導(dǎo)至外界，再通過空氣對(duì)流等手段帶走熱量。該模塊內(nèi)部集成4 個(gè)DSP 裸芯片，散熱需求高，散熱結(jié)構(gòu)如圖2 所示，通過導(dǎo)熱膠到金屬蓋板的主熱流方向?qū)崃總鲗?dǎo)至外界，以此滿足芯片工作時(shí)的散熱需求。

圖2 模塊散熱結(jié)構(gòu)

3 仿真分析與測(cè)試

3.1 電性能仿真分析

3.1.1 電源完整性分析

從電源完整性角度出發(fā)，電源平面等效于多個(gè)電感和電容構(gòu)成的網(wǎng)絡(luò)，在不同頻率作用下，等效電容和等效電感會(huì)發(fā)生諧振現(xiàn)象，導(dǎo)致電源層的阻抗發(fā)生變化。隨著頻率的增加，電源阻抗是不斷變化的，尤其是在并聯(lián)諧振效應(yīng)顯著的時(shí)候，電源阻抗也隨之明顯增加，進(jìn)而造成電源的不穩(wěn)定。該模塊通過電源系統(tǒng)的平面阻抗在工作頻率范圍內(nèi)有無明顯諧振（電源的主要能量譜集中在30 MHz 以下）來判定電源系統(tǒng)的好壞。模塊內(nèi)部電源阻抗曲線如圖3 所示，不同顏色代表不同的電源平面，該模塊電源系統(tǒng)平面阻抗在工作頻率范圍內(nèi)（小于30 MHz）無明顯諧振，說明電源系統(tǒng)的結(jié)構(gòu)滿足設(shè)計(jì)要求。

圖3 模塊內(nèi)部電源阻抗曲線

3.1.2 信號(hào)完整性-損耗分析

信號(hào)完整性的重點(diǎn)是通過鏈路設(shè)計(jì)及優(yōu)化使得電壓或電流具有完美波形及質(zhì)量，通常高速互連是信號(hào)不完整的根源。本模塊內(nèi)DSP 之間采用并串/串并轉(zhuǎn)換（SerDes）來實(shí)現(xiàn)高速數(shù)據(jù)傳輸，SerDes 關(guān)注的頻率范圍是0 Hz 到奈奎斯特頻率，也就是2 倍的信號(hào)基頻。信號(hào)的基頻是信號(hào)線速率的一半，也就是說信號(hào)的奈奎斯特頻率就是線速率。鏈路對(duì)信號(hào)的損耗包括插入損耗、回波損耗等，可以通過S 參數(shù)模型來表達(dá)。本模塊內(nèi)DSP 之間傳輸速率為5 Gbit·s-1，根據(jù)SerDes信號(hào)完整性要求，回波損耗SDD11 小于等于－14dB@5GHz，插入損耗SDD21 大于等于－3dB@5GHz，再利用S 參數(shù)仿真高速鏈路眼圖進(jìn)一步分析信號(hào)質(zhì)量。

本文針對(duì)系統(tǒng)級(jí)封裝，利用4 片DSP 芯片搭建相同功能的測(cè)試板，用于封裝前功能驗(yàn)證，以下將針對(duì)兩者進(jìn)行對(duì)比分析。

本文采用Sigrity 軟件提取S 參數(shù)，高速差分信號(hào)封裝前后的S 參數(shù)曲線對(duì)比如圖4 所示，從圖中可以看出，封裝前（板級(jí)）SDD11 大于－14 dB@5 GHz，SDD21 小于－3 dB@5 GHz，曲線諧振大，表明封裝前高速鏈路阻抗匹配差，反射嚴(yán)重；封裝后（模塊）SDD11小于等于－14 dB@5 GHz，SDD21 大于等于－3 dB@5 GHz，曲線連續(xù)、波動(dòng)小，表明封裝后高速鏈路信號(hào)質(zhì)量更好。

圖4 封裝前后S 參數(shù)曲線對(duì)比

3.1.3 信號(hào)完整性-眼圖分析

數(shù)字信號(hào)的眼圖中包含了豐富的信息，可以體現(xiàn)數(shù)字信號(hào)的整體特征，能夠很好地評(píng)估數(shù)字信號(hào)的質(zhì)量，因而眼圖分析是數(shù)字系統(tǒng)信號(hào)完整性分析的關(guān)鍵之一。根據(jù)RaPidIOTM Interconnect Specification Rev 2.2 協(xié)議制定的SerDes 眼圖標(biāo)準(zhǔn)如圖5 所示，眼寬參數(shù)RX1=0.3 UI（Unit Interval），眼高參數(shù)RY1=62.5 mV，RY2=375 mV，誤碼率（BER）要求為10-12。

圖5 眼圖標(biāo)準(zhǔn)

利用Sigrity 軟件搭建高速鏈路模型，封裝前鏈路如圖6（a）所示，兩個(gè)DSP 之間的通信鏈路模型為裸芯片→芯片封裝1→PCB 鏈路→芯片封裝2→裸芯片，導(dǎo)入封裝前鏈路的S 參數(shù)，得到圖6（b）中的鏈路眼圖。從圖中可以看出，封裝前鏈路的眼高為140 mV，眼寬為0.59 UI，滿足眼圖標(biāo)準(zhǔn)，同時(shí)實(shí)際測(cè)試結(jié)果與之相符合。

圖6 封裝前后鍵路模型及仿真眼圖和實(shí)測(cè)眼圖

封裝后鏈路如圖6（c）所示，兩個(gè)DSP 在封裝內(nèi)部的通信鏈路模型為裸芯片→基板鏈路→裸芯片，導(dǎo)入封裝后鏈路的S 參數(shù)，得到圖6（d）中的鏈路眼圖。從圖中可以看出，封裝后鏈路的眼高為314 mV，眼寬為0.68 UI，滿足眼圖標(biāo)準(zhǔn)，同時(shí)實(shí)際測(cè)試結(jié)果與之相符合。

對(duì)比封裝前后數(shù)據(jù)，可以清晰地看出，封裝后眼圖更高更寬，具有更好的信號(hào)質(zhì)量。

3.2 熱性能仿真分析

封裝的熱性能仿真分析是封裝設(shè)計(jì)一個(gè)重要內(nèi)容，因?yàn)榉庋b大小、使用材料、散熱措施與芯片最終能否正常工作、可靠性如何息息相關(guān)[9]。

本文采用Sigrity 軟件模擬芯片實(shí)際工作的環(huán)境，在標(biāo)準(zhǔn)6U VPX 板卡（160 mm×233 mm）上安裝3 片該模塊，邊緣放置電源芯片；熱沉按照整板進(jìn)行設(shè)計(jì)，散熱器高度為10 mm（含翅片），風(fēng)冷條件為風(fēng)速3 m/s，環(huán)境溫度為30 ℃。單個(gè)模塊實(shí)際功耗按照25 W 進(jìn)行估算，板卡上模塊溫度仿真結(jié)果如圖7（a）所示，板卡上模塊最高結(jié)溫約為55.8 ℃。無任何散熱措施下，模塊溫度如圖7（b）所示，結(jié)溫高達(dá)122.8 ℃。仿真結(jié)果表明，封裝整體在添加散熱器和風(fēng)扇的情況下溫度可控。

圖7 模塊封裝熱仿真結(jié)果

3.3 試驗(yàn)測(cè)試分析

在模塊設(shè)計(jì)完成后，經(jīng)過封裝廠和基板廠加工，采用自主開發(fā)的軟件和硬件測(cè)試平臺(tái)，對(duì)生產(chǎn)的產(chǎn)品進(jìn)行測(cè)試分析，依據(jù)GJB7705-2012《DSP 測(cè)試方法》，采取周期法測(cè)定DSP 核的頻率f，如式（1）所示，其中t 為脈沖持續(xù)時(shí)間，N 為該持續(xù)時(shí)間內(nèi)的指令數(shù)。

根據(jù)GJB7705，運(yùn)行一個(gè)完成N1個(gè)操作的匯編程序，通過測(cè)量該匯編程序的運(yùn)行時(shí)間t1，計(jì)算出DSP的峰值運(yùn)算能力flop，如式（2）所示：

依據(jù)上述測(cè)試原理，編寫不同的測(cè)試程序，N 和N1對(duì)應(yīng)固定的值，t 和t1通過示波器測(cè)量計(jì)算可得，模塊所測(cè)數(shù)據(jù)如圖8 所示，代入式（1）~（2）可得內(nèi)核頻率為502.5 MHz，峰值運(yùn)算能力為336 GFlops，與單個(gè)DSP 各項(xiàng)功能對(duì)比見表1，對(duì)比發(fā)現(xiàn)經(jīng)過系統(tǒng)級(jí)封裝后模塊功能測(cè)試正常。

圖8 模塊測(cè)試數(shù)據(jù)

表1 電性能測(cè)試

4 實(shí)際應(yīng)用

某型號(hào)雷達(dá)信號(hào)處理板使用系統(tǒng)級(jí)封裝前后的實(shí)物如圖9 所示，圖9（a）為未選用系統(tǒng)級(jí)封裝模塊的板子，尺寸為175 mm×455 mm；圖9（b）為使用系統(tǒng)級(jí)封裝模塊且優(yōu)化系統(tǒng)架構(gòu)之后的信號(hào)處理板，尺寸為350 mm×55 mm，對(duì)比可見信號(hào)處理板的尺寸縮減到原來的24%，滿足了用戶對(duì)處理板輕質(zhì)化、小型化、系統(tǒng)化的要求[10]。

圖9 信號(hào)處理板使用系統(tǒng)級(jí)封裝前后實(shí)物

5 結(jié)束語

本文針對(duì)雷達(dá)信號(hào)處理系統(tǒng)應(yīng)用場(chǎng)景，將4 片DSP 芯片通過系統(tǒng)級(jí)封裝方式形成模塊，該模塊內(nèi)部布線滿足信號(hào)和電源完整性要求，熱分析結(jié)果表明該模塊在添加散熱器和風(fēng)扇的情況下可以正常工作，經(jīng)功能測(cè)試驗(yàn)證，各項(xiàng)功能均能達(dá)到要求。某雷達(dá)處理系統(tǒng)采用該模塊后應(yīng)用板卡尺寸縮減到原尺寸的24%，同時(shí)通過實(shí)際測(cè)試該模塊可以完成對(duì)應(yīng)信息采集處理和傳遞的功能，使得該雷達(dá)系統(tǒng)國產(chǎn)化具有可行性。