沈胤龑

(南京科瑞達電子裝備有限責(zé)任公司，南京211100)

0 引 言

電子對抗偵察接收機通常要在很寬的工作頻段上才能實現(xiàn)對感興趣雷達信號的接收，如典型機載告警器的工作頻度為2～18 GHz[1]，電子支援和電子情報設(shè)備的工作頻段可達到0.3～40 GHz[2]。折疊式寬帶信道化接收機[2-3]是寬頻帶信號同時接收和測頻的一種有效折中方案，具有設(shè)備復(fù)雜度低、截獲概率高、靈敏度高、同時到達信號處理能力強等特點。但折疊式接收機在信號頻率接近半采樣率整數(shù)倍時存在測頻能力下降的問題，即出現(xiàn)頻率“死區(qū)”。此外，折疊式接收機對不同奈奎斯特區(qū)(Nyquist Zone， NZ)的頻率分辨也是一個難題。目前研究較多的方法有多速率采樣、周期非均勻采樣和調(diào)制本振采樣等方法[4-7]。采樣時鐘切換是一種多速率采樣框架實現(xiàn)方式，可以最大程度地復(fù)用主流寬帶信道化接收機的結(jié)構(gòu)，并解決折疊式寬帶信道化接收機頻率“死區(qū)”和來自多個NZ的信號在中頻上的重疊。本文主要介紹了采樣時鐘切換方式下解算奈奎斯特區(qū)的原理，設(shè)計并驗證了采樣時鐘切換的快速性和平穩(wěn)性。

1 設(shè)計原理

當(dāng)前的折疊式接收機可對Ku波段及以下頻段(0.3～18 GHz)的信號進行射頻直采，無須外加混頻器。因此，在折疊式信道化接收機中，信號頻率可以表示為

fsig=k×Fs+FIF

(1)

式中，fsig為信號載頻；k為奈奎斯特區(qū)；Fs為采樣率；FIF為中頻頻率。

信道化接收機采用FFT測頻，中頻FIF可直接測量得到，因此求解NZ是信道化接收機測頻的核心。如果兩個信號折疊后的中頻相同，信道化接收機無法分辨這兩個信號。此外，由于零中頻附近存在較大直流分量，折疊到零中頻的信號會被直流噪聲淹沒。此時采用第二采樣時鐘，則信號載頻表示如下：

fsig=k×F′s+(FIF+kΔFs)

(2)

式中，F(xiàn)′s=Fs-ΔFs；F′s為設(shè)備第二采樣率，且F′s

如果兩個采樣率足夠接近，且折疊次數(shù)較少，則信號在這兩個采樣率下的折疊次數(shù)相同或者僅相差1。通常將中頻差值控制在一半采樣率以下，以方便求解折疊次數(shù)。記信號的最大載頻為fmax，則有

(3)

此外，中頻差值還受限于接收機的頻率分辨力，通常信道化接收機的頻率分辨力為兩個信道化帶寬，即

(4)

式中，NFFT為信道化接收機的FFT點數(shù)。

計F′IF為第二采樣率下的中頻測量值，則折疊次數(shù)可用下式計算：

(5)

將k代入式(1)，即可解算出信號載頻。

2 工程實現(xiàn)

折疊式電子偵察接收機通常采用多通道高速數(shù)據(jù)同步采集卡，該類板卡主要包括3部分：高速ADC及其前端、時鐘與同步網(wǎng)絡(luò)、同步數(shù)據(jù)采集FPGA，如圖1所示。采樣時鐘切換技術(shù)的實現(xiàn)與這3個部分息息相關(guān)，切換過程必須保證平穩(wěn)性、快速性和同步性。

圖1 典型數(shù)字化多通道同步采集系統(tǒng)

(1) 平穩(wěn)性：在切換中和切換后不產(chǎn)生無效數(shù)據(jù)；

(2) 快速性：切換的時間足夠快，降低數(shù)據(jù)丟失率；

(3) 同步性：切換后各采樣通道數(shù)據(jù)接收依然是同步的。

2.1 切換控制流程

合理設(shè)計切換流程是保證過程平穩(wěn)、不產(chǎn)生無效數(shù)據(jù)的關(guān)鍵點。由于在切換過程中，采樣時鐘是不穩(wěn)定的，須屏蔽相應(yīng)時間段的數(shù)據(jù)。采樣時鐘切換流程如圖2所示，主要步驟如下：

(1) 外部輸入切換指令后，F(xiàn)PGA暫停數(shù)據(jù)接收；

(2) 控制時鐘源，切換時鐘網(wǎng)絡(luò)的基準時鐘輸入；

(3) 產(chǎn)生同步信號，對多個ADC進行同步；

(4) 等待同步完成，恢復(fù)數(shù)據(jù)接收。

圖2 采樣時鐘切換流程圖

在上述流程中，時鐘源切換穩(wěn)定時間和ADC同步穩(wěn)定時間是制約切換速率的主要因素。時鐘源切換主要有2種實現(xiàn)方式：一是重新配置鎖相環(huán)，得到新的時鐘頻率；二是產(chǎn)生2個時鐘頻率，通過二選一開關(guān)器件切換。通常第1種方式的時鐘穩(wěn)定時間為10～100 μs，第2種方式的穩(wěn)定時間僅在0.1 μs量級，但兩個時鐘之間可能存在串?dāng)_。顯然，采用高隔離度的高速切換開關(guān)快速切換兩個時鐘頻率更適合本應(yīng)用。

ADC的同步時間由器件本身決定，例如e2v公司5 Gbps采樣率高速ADC器件EV10AQ190A的同步時序如圖3所示，同步等待時間可控制在20 ns以內(nèi)。

圖3 ADC同步時序圖[4]

圖4給出了整個采樣時鐘切換過程的時序設(shè)計，整個切換時間不大于200 ns，主要信號如表1所示。

圖4 采樣時鐘切換主要信號時序圖

表1 主要信號說明

2.2 FPGA多通道同步采集

FPGA內(nèi)的同步數(shù)據(jù)采集主要是指多個數(shù)據(jù)通道在同一時鐘周期的數(shù)據(jù)來自同一個采樣時刻，保證多路數(shù)據(jù)字對齊。在傳統(tǒng)的非時鐘切換設(shè)計中，可以通過數(shù)據(jù)校準的方式實現(xiàn)字對齊，即設(shè)置ADC發(fā)送特定的模板數(shù)據(jù)(Pattern)，F(xiàn)PGA在接收后，通過判斷各路數(shù)據(jù)的數(shù)值確定數(shù)據(jù)歪斜量，然后通過寄存器延時保證字對齊，如圖5所示。

圖5 多通道數(shù)據(jù)字對齊

然而，數(shù)據(jù)校準需要的時間在ms量級，無法滿足采樣時鐘切換的快速性要求，因此須設(shè)計同步方式來確保切換后數(shù)據(jù)盡快同步。該部分設(shè)計主要包括采樣時鐘同步和數(shù)據(jù)接收同步。

(1) 采樣時鐘同步復(fù)位

本設(shè)計中ADC的采樣時鐘高達2.5 GHz，對應(yīng)的單通道數(shù)據(jù)率達到1.25 Gsps。在采集高速數(shù)據(jù)時，F(xiàn)PGA主要采用源同步時序，將來自ADC輸出的源同步時鐘經(jīng)過BUFIO和BUFR后直接作為ISERDES的串行時鐘與并行時鐘。BUFR的作用是將ADC的數(shù)據(jù)時鐘進行分頻，多路數(shù)據(jù)采用多個BUFR，必須保證這些BUFR的分頻操作是同步的。

Xilinx公司Virtex-7系列 FPGA用戶手冊[5]要求，當(dāng)BUFR的輸入時鐘改變或者停止后，需要在時鐘恢復(fù)后對BUFR進行1次復(fù)位。BUFR同步復(fù)位拓撲結(jié)構(gòu)如圖6所示。在實際設(shè)計中，F(xiàn)PGA內(nèi)的BUFR復(fù)位信號(clk_reset)通過一個異步的低速時鐘(例如50 MHz)產(chǎn)生，如果在多個串行時鐘(adc_clk)域下進行分別同步化，無法保證每個時鐘域下的復(fù)位信號是同時的。為了保證多個BUFR的分頻同步，這個復(fù)位必須首先在一個串行時鐘域做同步化，再通過布線延時控制分布到多個串行時鐘域。但在該應(yīng)用中，高達625 MHz的同步寄存器在FPGA內(nèi)部難以實現(xiàn)，只能采用外部的高速觸發(fā)器芯片。

圖6 BUFR同步復(fù)位的拓撲結(jié)構(gòu)

上述設(shè)計思想難以在實際應(yīng)用中實現(xiàn)。經(jīng)過分析，BUFR的復(fù)位操作主要功能是對其內(nèi)部的分頻計數(shù)器進行重置操作，以確保分頻計數(shù)的準確性。由于BUFR自身就是時鐘器件，這個重置操作大概率是異步執(zhí)行，因此可在無時鐘的情況下也達到同樣的效果?；诖?，本設(shè)計采用在ADC數(shù)據(jù)時鐘輸出停止時進行BUFR復(fù)位和釋放，這樣在時鐘恢復(fù)之后的第1個時鐘沿，所有BUFR就能正常開始工作，確保時鐘分頻的同步性，相關(guān)時序如圖4所示。

(2) 數(shù)據(jù)接收同步復(fù)位

數(shù)據(jù)的接收通過ISERDES進行串并轉(zhuǎn)換到較低數(shù)據(jù)率后進行，通過ISERDES的同步復(fù)位(io_reset)可以確保多路數(shù)據(jù)串并轉(zhuǎn)換的同步。io_reset信號同樣是在異步的低速時鐘域下產(chǎn)生，然后經(jīng)過其中1個BUFR分頻輸出的并行時鐘同步(adc_clk_div)到BUFR輸出的并行時鐘域(156.25 MHz)，再通過約束布線延時同步到多個并行時鐘域下，如圖7所示。需要注意的是，布線中必須確保：BUFR到第1個同步器的延時與兩級同步器之間的任意1條路徑的布線延時之和，應(yīng)小于1個并行時鐘周期，確保所有的ISERDES同步復(fù)位能夠在同一個并行時鐘周期內(nèi)釋放。

2.3 切換策略

采樣時鐘的切換策略主要考慮數(shù)據(jù)丟失率和同一信號的覆蓋率。數(shù)據(jù)丟失主要由切換過程中的遮蔽時間造成，在上述設(shè)計中，切換遮蔽時間已經(jīng)按照最小化設(shè)計，其時長不超過0.2 μs。按照不大于0.1%的數(shù)據(jù)丟失率設(shè)計，采樣時鐘切換的時間間隔不小于200 μs。此外，如果切換時間過小，寬脈寬信號將始終被截斷，影響后續(xù)數(shù)據(jù)處理。通常電子偵察接收機感興趣的雷達信號脈寬最大不超過1 000 μs。雷達在同一個波位的1次照射時間通常在5～100 ms之間，采樣時鐘切換須保證在一次照射內(nèi)兩種采樣時鐘下均能收到信號，因此間隔時間通常不大于2 000 μs。綜合考慮，采樣率切換時間控制在1 500 μs是比較合適的。

圖7 ISERDES同步復(fù)位拓撲結(jié)構(gòu)

另一方面，固定的切換時間會對相同重復(fù)間隔的數(shù)據(jù)存在遮蔽效果，因此設(shè)計參差的采樣切換時間是有必要的。本設(shè)計實際采用1個4參差切換時間策略：1 370 μs、1 510 μs、1 670 μs、1 490 μs，可將切換的骨架時間控制在6 ms左右，避開絕大部分的雷達重復(fù)間隔。參差切換策略改善數(shù)據(jù)遮蔽具體如圖8所示。

3 設(shè)計驗證

3.1 數(shù)據(jù)平穩(wěn)性驗證

采用信號源灌入一定幅度的正弦波信號，在FPGA中利用內(nèi)部的邏輯分析儀檢測接收數(shù)據(jù)是否存在奇異點。正弦波的幅度選擇為ADC滿幅的一半，奇異點的判斷以幅度超過正常信號幅度1.5倍來觸發(fā)。經(jīng)過約42 h的測試，總計約100萬次采樣時鐘切換，所有通道均未發(fā)現(xiàn)數(shù)據(jù)錯誤現(xiàn)象，表明上述設(shè)計中數(shù)據(jù)接收平穩(wěn)。

圖9給出了從較大采樣時鐘切換到較小采樣時鐘的單次測試結(jié)果，在第1個采樣率下得到的信號中頻偏低，在第2個采樣率下得到的信號中頻偏高，中間空閑部分代表切換遮蔽時間內(nèi)無數(shù)據(jù)輸入。

圖9 數(shù)據(jù)接收平穩(wěn)性測試結(jié)果

3.2 多通道同步性驗證

采用ADC發(fā)送遞增測試數(shù)據(jù)，F(xiàn)PGA在串并轉(zhuǎn)換之后，從各路數(shù)據(jù)的接收FIFO中讀出數(shù)據(jù)，檢測其是否一致來驗證多通道同步性。同樣經(jīng)過42 h約100萬次的時鐘切換發(fā)現(xiàn)，未觸發(fā)到數(shù)據(jù)不一致的情況。試驗證明：本文設(shè)計在時鐘切換后滿足多通道數(shù)據(jù)的同步性。

4 結(jié)束語

本文針對折疊式接收機中信號頻率位于采樣率整數(shù)倍和多個信號頻率折疊后中頻上重疊的問題，設(shè)計了采樣時鐘切換技術(shù)；通過分析折疊式接收機測頻原理，計算利用雙采樣率進行頻率解模糊的設(shè)計約束條件；針對相關(guān)理念進行了實際工程設(shè)計，并在硬件電路上驗證了其正確性。驗證結(jié)果表明，本文設(shè)計的采樣時鐘切換技術(shù)具備平穩(wěn)性、同步性和快速性，能夠適應(yīng)復(fù)雜環(huán)境下的電子偵察應(yīng)用，具有較強的實用性。