徐 葉，張培勇，李 豪，黃開天

（1.浙江大學(xué)超大規(guī)模集成電路研究所，浙江杭州 310027；2.南方電網(wǎng)科學(xué)研究院有限責(zé)任公司信息安全中心，廣東廣州 510663）

1 引言

穩(wěn)壓器作為電源管理的關(guān)鍵組件，提供了可調(diào)節(jié)的、穩(wěn)定的和低噪聲的電壓［1］，廣泛應(yīng)用于片上系統(tǒng)（System on Chip，SoC）.線性低 壓差穩(wěn)壓器（Low-DropOut regulator，LDO）是穩(wěn)壓器的一種，相比開關(guān)電容或開關(guān)穩(wěn)壓器來說，具有更好的抗電源噪聲能力.根據(jù)主極點(diǎn)位置，LDO分為外部補(bǔ)償和內(nèi)部補(bǔ)償兩類.前者主極點(diǎn)位于LDO輸出端，后者主極點(diǎn)位于LDO內(nèi)部.內(nèi)部補(bǔ)償LDO，也可稱為CL-LDO（Capacitor-Less LDO），由于輸出端無須負(fù)載大電容，因而具有小面積、高集成度的優(yōu)勢(shì).但是，CL-LDO面臨著瞬態(tài)響應(yīng)差、穩(wěn)定性差及低電源抑制比（Power Supply Rejection，PSR）的問題［1，2］.

CL-LDO 一般有以下2 種PSR 優(yōu)化方案.第一種是預(yù)調(diào)電源電壓［3～5］.在功率管與電源之間插入一個(gè)NMOS 作為共柵（cascode）管，增大電源與LDO 輸出之間的阻抗.但這種方式既提高了壓差，又增加了面積.第二種是前饋電源噪聲消除（FeedForward Ripple Canceller，F(xiàn)FRC）［6～9］.在電源和功率管柵極之間提供一條具有適當(dāng)增益的前饋通路，令功率管柵極電壓跟隨電源電壓，使得輸出噪聲電流約等于0.該方法不但不會(huì)提高壓差，而且結(jié)構(gòu)相對(duì)簡(jiǎn)單，可行性強(qiáng).但PSR 優(yōu)化效果依賴前饋增益，增益最優(yōu)值對(duì)壓差和負(fù)載電流以及PVT 變化十分敏感，難以成為一個(gè)可靠的PSR 優(yōu)化方案.

基于傳統(tǒng)的FFRC，文獻(xiàn)［10］提出一種電流模式的FFRC（Current-mode FFRC，CFFRC），不使用額外的電壓加法電路，因此降低了功耗，減小了復(fù)雜度.但功率管柵極阻抗極小，其主極點(diǎn)位于LDO 輸出端，不適用于CL-LDO.文獻(xiàn)［11］提出一種負(fù)電容電路（Negative Capacitance Circuit，NCC），使得在功率管柵極因寄生電容耦合的電源噪聲與電源噪聲一致，從而消除LDO 輸出端的噪聲電流.但其負(fù)電容最優(yōu)反饋增益依賴數(shù)字調(diào)節(jié)，靈活性不夠，同時(shí)片上電容為10 pF，面積不夠理想.

FFRC 前饋通路最優(yōu)增益與NCC 負(fù)電容最優(yōu)反饋增益會(huì)受功率管工作狀態(tài)影響，針對(duì)該問題，有學(xué)者提出一些自適應(yīng)增益機(jī)制.文獻(xiàn)［12］提出一種面向CLLDO的一種可適應(yīng)電源噪聲消除方式（Adaptive Supply-Ripple Cancellation，ASRC）.ASRC將電源噪聲自適應(yīng)地注入功率管襯底中，不需要像FFRC 那樣添加額外的加法電路.但其自適應(yīng)電路較為復(fù)雜，并且由于ASRC 中有個(gè)比例縮小的功率管拷貝管，靜態(tài)電流與負(fù)載電流成正比.文獻(xiàn)［13］同樣利用比例縮小的功率管拷貝管，生成一個(gè)比例縮小的柵漏寄生電容（Cgd）補(bǔ)償電流，經(jīng)過電流放大器等比例放大后注入功率管柵極.由于電路中存在許多中高頻極點(diǎn)，所以該補(bǔ)償電流只在中低頻段（＜4 MHz）有效.另外，該方式忽略了功率管的漏體寄生電容與漏源電導(dǎo)，由后續(xù)的PSR 分析可知，當(dāng)功率管處于線性區(qū)時(shí)，該參數(shù)對(duì)PSR 的優(yōu)化起到了關(guān)鍵性作用.上述自適應(yīng)增益方案均使用了比例縮小的功率管拷貝管，當(dāng)負(fù)載大電流時(shí)，存在靜態(tài)電流過大的問題.

針對(duì)上述PSR 優(yōu)化方案存在的面積大、功耗高、結(jié)構(gòu)復(fù)雜等問題，本文提出一種適用于CL-LDO 的PSR 自適應(yīng)優(yōu)化方案.該方案無需功率管拷貝管，具有低靜態(tài)電流的優(yōu)勢(shì)；通過監(jiān)測(cè)功率管工作狀態(tài)，對(duì)前饋補(bǔ)償電流進(jìn)行動(dòng)態(tài)調(diào)節(jié)，更具靈活性.本文基于此方案，采用0.11 μm CMOS工藝實(shí)現(xiàn)了一種高PSR的CL-LDO，具有面積小、功耗低、PSR自適應(yīng)調(diào)節(jié)等優(yōu)點(diǎn).

2 PSR分析與優(yōu)化

電源與LDO 輸出之間有多條路徑，使得電源噪聲耦合到輸出端，從而限制PSR.圖1 為以PMOS 為功率管（Mpass）的LDO 電源-輸出噪聲耦合路徑圖，一共有3條主路徑［13］：（1）誤差放大器（Error Amplifier，EA）；（2）功率管柵源寄生電容（Cgs）；（3）功率管的漏體寄生電容（Cdb）與漏源電導(dǎo)（gds）.前2 條路徑的電源噪聲先耦合到Mpass柵極，再被Mpass跨導(dǎo)（gm）放大并轉(zhuǎn)化成噪聲電流.為方便小信號(hào)分析，將寄生電容拆分為2個(gè)對(duì)地分電容和2 個(gè)壓控電流源，并畫出LDO 小信號(hào)等價(jià)模型，如圖2所示.

圖2 LDO小信號(hào)等價(jià)模型

暫不考慮虛線框中的PSR 優(yōu)化模塊（PSR Enhancer），得到PSR方程如下所示：

為優(yōu)化PSR，電源噪聲通過各路經(jīng)耦合到LDO 輸出端的噪聲電流應(yīng)盡量小.現(xiàn)考慮PSR 優(yōu)化模塊（圖2虛線框），即在Mpass柵極添加一個(gè)與頻率相關(guān)的補(bǔ)償電流，即壓控電流源為補(bǔ)償電容.補(bǔ)償后的電源-Mpass柵極噪聲電壓公式如下是局部反饋，其影響體現(xiàn)在環(huán)路增益中；考慮路徑2，忽略路徑1 對(duì)PSR 的影響［13］；RG足夠大，可忽略；CP相對(duì)Cgs和Cgd來說過小，可忽略［13］）：

補(bǔ)償后的路徑2電源-輸出噪聲電流公式如下：

路徑3 電源-輸出噪聲電流公式如下（該噪聲電流存在一個(gè)零點(diǎn)，處于1 GHz 以上，中低頻段為gds主導(dǎo)，故忽略sCdb）：

如令Ccomp滿足（8）式，PSR 將進(jìn)一步優(yōu)化.圖3 為Mpass的Cgd，Vdsat，Vds，Vgs與Ccomp隨負(fù)載電流變化曲線圖.當(dāng)Mpass在亞閾值（Subthreshold）區(qū)和飽和（Saturation）區(qū)時(shí)，Ccomp變化不大；當(dāng)Mpass進(jìn)入線性（Linear）區(qū)后，Ccomp增長(zhǎng)速率變快.圖4 為Mpass在不同Vdrop下，Ccomp隨負(fù)載電流變化曲線圖.由圖4 可知，Vdrop越大，Mpass越容易趨向于飽和，Ccomp變化越小.因此，Ccomp與Mpass工作狀態(tài)有關(guān).假如能夠判斷Mpass的工作狀態(tài)，再對(duì)Ccomp進(jìn)行動(dòng)態(tài)調(diào)節(jié)，使其接近于理想值，就能進(jìn)一步優(yōu)化PSR.

圖3 Mpass 的Cgd,Vdsat,Vds,Vgs 與Ccomp 隨負(fù)載電流變化曲線圖(Vdrop=200 mV,Vth=-640 mV)

圖4 Mpass在不同Vdrop下,Ccomp隨負(fù)載電流變化曲線圖

3 結(jié)構(gòu)與實(shí)現(xiàn)

LDO 主要由主模塊（Core）、PSR 優(yōu)化模塊（PSR Enhancer）和瞬態(tài)響應(yīng)優(yōu)化模塊構(gòu)成.

3.1 主模塊

圖5 為L(zhǎng)DO 主模塊原理圖，包括push-pull 放大器（Push-Pull Amplifier）、功率管以及基準(zhǔn)源緩沖器（Reference Buffer）.本設(shè)計(jì)采用push-pull 放大器作為L(zhǎng)DO的反饋放大器.該結(jié)構(gòu)具有靜態(tài)電流小、壓擺率高，以及穩(wěn)定性高（輸出阻抗?。┑膬?yōu)點(diǎn)［14，15］.但在文獻(xiàn)［14］的結(jié)構(gòu)中，存在最小負(fù)載電流限制和低環(huán)路增益的問題，后者限制了PSR.文獻(xiàn)［16］在文獻(xiàn)［14］的基礎(chǔ)上，增加一對(duì)復(fù)制的差分共柵MOS 管，以提高放大器的跨導(dǎo)，從而增加LDO 的環(huán)路增益.本設(shè)計(jì)以文獻(xiàn)［16］的結(jié)構(gòu)為基礎(chǔ)，做了一些修改，旨在提高環(huán)路增益.

圖5 LDO主模塊原理圖

為驅(qū)動(dòng)80 mA 負(fù)載電流，同時(shí)考慮到面積，且功率管一般允許大電流下工作在線性區(qū)，將Mpass的寬長(zhǎng)比設(shè)置為9 600 μm/0.3 μm.綜合上述分析，push-pull 放大器MOS管的比例如表1所示.

表1 push-pull放大器MOS管比例表

圖6 為L(zhǎng)DO 主模塊開環(huán)交流響應(yīng).當(dāng)負(fù)載電流為100 μA（最差情況）、1 mA、20 mA、40 mA和80 mA時(shí)，相位裕度分別為42°，72°，81°，85°，88°.

圖6 LDO主模塊開環(huán)交流響應(yīng)圖(Cload=100 pF)

3.2 PSR優(yōu)化模塊

如第2 節(jié)所述，Mpass柵極添加一個(gè)頻率相關(guān)的補(bǔ)償電流sCcompVIN，可優(yōu)化LDO 中頻PSR.為實(shí)現(xiàn)該補(bǔ)償電流，有2點(diǎn)需要解決的問題.

（1）精確可靠的電流放大電路（Current Amplifier Circuit，CAC）.從第2 節(jié)可知，在最壞情況下，Ccomp最優(yōu)值大于10 pF.大電容不僅意味著大面積，而且會(huì)產(chǎn)生更低頻的極點(diǎn)，衰減優(yōu)化性能.因此，需要一個(gè)精確可靠的無低頻極點(diǎn)的CAC，既能放大中低頻電流，又不會(huì)引入過大的誤差電流.文獻(xiàn)［13］中CAC 由放大器與電阻組成，雖可精確控制放大倍數(shù)，但額外的電阻也增加了電路噪聲和面積成本.

（2）自適應(yīng)動(dòng)態(tài)調(diào)節(jié)的電流增益.最優(yōu)Ccomp與Mpass工作狀態(tài)有關(guān)，所以其電流增益需要依據(jù)Mpass工作狀態(tài)，并做出動(dòng)態(tài)調(diào)節(jié).在文獻(xiàn)［13］中，PSR 的優(yōu)化只考慮了Mpass的Cgd，所以采用等比例縮小的功率管拷貝管來生成動(dòng)態(tài)可調(diào)的前饋補(bǔ)償電流.但上下偏置電流的失配，會(huì)產(chǎn)生較大的直流偏移和交流失配，限制放大精度.這將引入額外的小信號(hào)噪聲，且該噪聲經(jīng)過電流放大器放大之后，將嚴(yán)重影響LDO 直流工作點(diǎn)和PSR 優(yōu)化效果.

3.2.1 電流放大電路

設(shè)Ccomp=kCvar，其中k為電流放大增益.Ccomp最大值為13 pF（負(fù)載電流80 mA）.考慮面積、精度以及極點(diǎn)問題，設(shè)k值為50倍，Cvar可調(diào)，最大值為260 fF.

CAC 共分為2 級(jí)（Stage1 和Stage2），分別放大20 倍和2.5 倍，共放大50 倍.兩級(jí)放大結(jié)構(gòu)均采用差分對(duì)稱［17，18］的結(jié)構(gòu).圖7、圖8 分別為電流放大電路Stage1和Stage2 原理圖.Stage2 采用了對(duì)稱的電流鏡結(jié)構(gòu)，以減小直流失配.

圖7 電流放大電路Stage1原理圖

圖8 電流放大電路Stage2原理圖

為在達(dá)到指定放大倍數(shù)的同時(shí)，不增加靜態(tài)電流，Stage1 使用了電流轉(zhuǎn)電壓（Current-to-Voltage，I-V）轉(zhuǎn)換器和電壓轉(zhuǎn)電流（Voltage-to-Current，V-I）轉(zhuǎn)換器［18］來替代電流鏡［17］.電源噪聲通過跨導(dǎo)增益增強(qiáng)電路（Transconductance Gain Enhancer，TGE）耦合到NX2點(diǎn)，再通過作為MBN6耦合到NX3點(diǎn)（MBP6和MBP7柵端）.接著從N1點(diǎn)注入，經(jīng)過工作在線性區(qū)的MBN6，轉(zhuǎn)換成電壓vN2(s)=ro，BN6(sCvarvin)，ro，BN6為MBN6等效電阻.然后vN2(s)被作為共源極的MBP9放大轉(zhuǎn)換成電流istg1(s)=gm，BP9ro，BN6(sCvarvin)，gm，BP9為MBP9跨導(dǎo).最終Stage1 電流的放大倍數(shù)k1=gm，BP9ro，BN6.

不考慮TGE，右側(cè)電路N1和N2處有兩個(gè)極點(diǎn)：

其中，ZN1為N1處的輸入阻抗，gm，BP7為MBP7的跨導(dǎo)，ro，BP7和ro，BP5分別為MBP7和MBP5的等效電阻，CP，N2為N2處的寄生電容.為使得補(bǔ)償電流在中頻有效，ωP，N1和ωP，N2必須位于10 MHz 及以上頻率處.令MBN6工作在線性區(qū)，減小ro，BN6，可使ωP，N2推至高頻.對(duì)于ωP，N1來說，最簡(jiǎn)單的方式是提高偏置電流以提高gm，BP7，但會(huì)增加功耗［17］.因此需要一個(gè)TGE，提高跨導(dǎo)，減小ZN1，將ωP，N1推向更高頻.與文獻(xiàn)［17］不同，本設(shè)計(jì)將Cvar放在與NX2對(duì)稱的N1處，由于NX3與MBP7的柵極相連，所以TGE 效果是相同的.同時(shí)TGE 環(huán)路穩(wěn)定性不受Cvar大小影響.圖7 左側(cè)虛線藍(lán)框?yàn)樗O(shè)計(jì)的TGE 電路.為避免產(chǎn)生低頻極點(diǎn)，運(yùn)算跨導(dǎo)放大器（Operational Transconductance Amplifier，OTA）采用以NMOS 作為輸入對(duì)管，差分輸入單端輸出的一級(jí)運(yùn)放.

在OTA和MBP6之間，插入一級(jí)SF作為緩沖級(jí)，目的是為了降低NX1處的電位，以滿足MBP6的輸入共模范圍.從NX1，NX2到NX3形成一個(gè)環(huán)路，共有3 個(gè)極點(diǎn)如下所示：其中，CX1和RX1分別為NX1點(diǎn)的頻率補(bǔ)償電容和電阻.圖9 為PSR 跨導(dǎo)增益增強(qiáng)電路的開環(huán)交流響應(yīng)圖.頻率補(bǔ)償前相位裕度為12°，頻率補(bǔ)償后相位裕度為76°.式（16）為跨導(dǎo)增益放大之后得到的zN1.其中，gOΤA為放大器跨導(dǎo).在低頻下，zN1縮小了倍.為在高頻處保持低阻抗，RX1與CX1應(yīng)盡可能小.

取Cvar=300 fF（最壞情況Ccomp=15 pF），對(duì)CAC 進(jìn)行交流仿真.圖10 為電流放大電路的交流仿真圖.CAC在10 Hz到10 MHz下可以正常放大，放大倍數(shù)為49.在低頻直流處有小的直流偏移誤差，極高頻處由于ZN1增大，CAC失效.

圖10 電流放大電路交流仿真圖(Cvar=300 fF)

3.2.2 PSR動(dòng)態(tài)調(diào)節(jié)電路

由圖3 可知，Ccomp最優(yōu)值在亞閾值與飽和區(qū)變化小，在線性區(qū)增長(zhǎng)速率加快.設(shè)Mpass工作在線性區(qū)與飽和區(qū)邊緣，臨界點(diǎn)如下所示：

由式（17），易推得式（18）～（20）：

其中，VSD，P，VSG，P和|VΤH，P|分別代表Mpass的源漏電壓、源柵電壓和閾值電壓絕對(duì)值；ΔVΤRIG，G表示VTRIG與VG，P之間的差值，差值越大，說明Mpass偏離飽和區(qū)越遠(yuǎn).但在集成電路設(shè)計(jì)中，電壓差比電流差更難獲得.所以，本設(shè)計(jì)利用單級(jí)共源放大器，實(shí)現(xiàn)簡(jiǎn)單的電壓轉(zhuǎn)電流功能，降低設(shè)計(jì)復(fù)雜度.圖11 為PSR 動(dòng)態(tài)調(diào)節(jié)電路原理圖.將Part2 和Part3 作為整體進(jìn)行多組并聯(lián)，可實(shí)現(xiàn)Mpass的多段工作區(qū)間.本設(shè)計(jì)中并聯(lián)數(shù)為4，i表示并聯(lián)序號(hào).

圖11 PSR動(dòng)態(tài)調(diào)節(jié)電路原理圖

（1）Part1：提取VTRIG

MDP1源端接LDO 的輸出端VOUT，其溝道長(zhǎng)度與Mpass相同，工作在線性區(qū)與飽和區(qū)臨界點(diǎn)，令VGS，DP1≈VΤH，DP1≈VΤH，P.最 終MDP1輸出電壓為VOUΤ-|VΤH，DP1|≈VΤRIG.

（2）Part2：生成臨界開關(guān)信號(hào)VSWBi

MDP2和MDP3i作為共源級(jí)，MDP2和MDP3i柵極輸入分別為VG，P與VTRIG，流過MDP2與MDP3i的電流如下式所示：

表2 PSR動(dòng)態(tài)調(diào)節(jié)電路部分MOS管比例表

圖12 Ccomp,VG,P和f(KMDi)隨負(fù)載電流變化曲線圖(VIN=2 V,VOUT=1.8 V)

（3）Part3：Cvar可調(diào)電路

圖11 中MDP4i為PMOS 開關(guān)，MDN5i為MOS 電容，4 組拷貝陣列共同構(gòu)成Cvar，VCAP為CAC 的輸入端.采用MOS 電容，一方面因?yàn)閮?yōu)化PSR 對(duì)Cvar精度要求不高，另一方面可節(jié)省面積.當(dāng)Mpass進(jìn)入新的狀態(tài)區(qū)間時(shí)，VSWBi會(huì)轉(zhuǎn)變高低電平，開啟或關(guān)閉MDP4i，動(dòng)態(tài)調(diào)節(jié)Cvar.經(jīng)過計(jì)算及仿真，MDP5i寄生電容值如下表3 所示，其中MDN50為初始Cvar.

表3 MDP5i寄生電容值表

設(shè)Mpass進(jìn)入第四區(qū)間（Phase4），即VSWB1，2，3=0，50Cvar=9 pF.實(shí)際設(shè)計(jì)的Ccomp比圖12中的7.5 pF要大，因?yàn)榭紤]到要優(yōu)化整個(gè)區(qū)間，所以接近于Phase 4 中間點(diǎn)的Ccomp值.

3.3 瞬態(tài)響應(yīng)優(yōu)化模塊

CL-LDO 采用push-pull 放大器結(jié)構(gòu)，雖具有低功耗的優(yōu)點(diǎn)，但瞬態(tài)響應(yīng)依然較差.本模塊結(jié)合輔助電路［19］（Assistant Push-pull Output Stage，APPOS）和基于反相器的動(dòng)態(tài)單元［20］（Inverter-based Dynamic Unit，IDU），旨在提高響應(yīng)速度，減小過沖或下沖電壓.圖13 為瞬態(tài)響應(yīng)優(yōu)化模塊的原理圖.其中VP，VN，VG，P與圖5 主模塊各輸出端口對(duì)應(yīng).

圖13 瞬態(tài)響應(yīng)優(yōu)化模塊原理圖

左側(cè)為APPOS.一般情況下，VUP為低電平，VDOWN為高電平.以負(fù)載電流減小為例，LDO 輸出電壓VOUT上升，經(jīng)過LDO 環(huán)路，VP下降，使得Mpass柵極電容充電電流增加.APPOS 檢測(cè)到VP下降，拉高VUP，開啟MSW1，使MEP4柵極與VP短接，增大Mpass柵極電容充電電流，提高M(jìn)pass柵極電壓，減小其漏電流.待VOUT穩(wěn)定后，MSW1再次關(guān)閉，不耗靜態(tài)電流.

右側(cè)為IDU.與文獻(xiàn)［20］不同，僅用一級(jí)放大器，減小VOUT的下沖電壓.耦合電容CE作為小信號(hào)高通通路，RE用來隔離MEP5與MEP6的柵極信號(hào).IDU 通過CE將VOUT的下降信號(hào)耦合到NE1，接著經(jīng)由MEP6與MEN6反向放大后輸入到MEN7的柵極，從而動(dòng)態(tài)增加Mpass柵極電容放電電流.

4 測(cè)試結(jié)果與分析

本文所提出的CL-LDO 采用0.11 μm 的CMOS 工藝設(shè)計(jì)與實(shí)現(xiàn).CL-LDO 芯片封裝照片如圖14 所示.芯片總面積為0.026 mm2，不包括負(fù)載電容、PAD 及測(cè)試電路.CL-LDO 輸出電壓為1.8 V，輸入電壓范圍為2～3.3 V.

圖14 CL-LDO芯片封裝照片

圖15（a）和（b）分別為L(zhǎng)DO 的PSR 和瞬態(tài)響應(yīng)測(cè)試設(shè)置.對(duì)于PSR 測(cè)試，采用Bias Tee 注入電源噪聲.輸入正弦信號(hào)峰峰值為100 mV，頻率范圍為1 kHz～10 MHz，由信號(hào)發(fā)生器（型號(hào)33500B）產(chǎn)生，注入到Bias Tee 的AC 端；輸入直流偏置為2 V，由電壓源（型號(hào)PWS2185）提供.其中負(fù)載電流由NPN 電流鏡提供；Cload為100 pF 負(fù)載電容.輸入和輸出信號(hào)皆由頻譜儀（型號(hào)SSA 2032X）測(cè)量.對(duì)于瞬態(tài)響應(yīng)測(cè)試，CS被添加到LDO 輸入端，用于濾去輸入信號(hào)的噪聲.輸入輸出信號(hào)由示波器（MSO-X 3024A）測(cè)量.

圖15 LDO測(cè)試設(shè)置

圖16展示了在不同壓差下靜態(tài)電流隨負(fù)載電流的變化曲線.在測(cè)試中，LDO的靜態(tài)電流為輸入端總電流減去負(fù)載電流.由圖可見，當(dāng)壓差為200 mV 時(shí)，負(fù)載電流從0變化到80 mA，最大靜態(tài)電流為55 μA.曲線上存在尖峰電流，這與PSR 優(yōu)化電路中動(dòng)態(tài)調(diào)節(jié)電路有關(guān)（見圖12）.尖峰意味著此時(shí)IMDP2=IMDP3i，兩管均處于飽和態(tài)，消耗電流增加.

圖16 CL-LDO在不同壓差下靜態(tài)電流隨負(fù)載電流變化的曲線

圖17 為CL-LDO 有 無PSR Enhancer 的PSR 測(cè)試對(duì)比圖.由17（a）可知，在0.1～60 mA 的寬負(fù)載電流范圍下，使用本文所提出的PSR 優(yōu)化方案后，PSR 在8 kHz到1 MHz頻率范圍內(nèi)均有所優(yōu)化.在不同負(fù)載電流下，PSR 最大優(yōu)化值為21～37 dB.圖17（b）也驗(yàn)證了本設(shè)計(jì)在不同壓差下保持同樣的優(yōu)化效果.CL-LDO瞬態(tài)響應(yīng)如圖18所示.圖18（a）為負(fù)載瞬態(tài)響應(yīng).負(fù)載電流上升時(shí)間和下降時(shí)間均為500 ns，電流變化為0.1～80 mA；最大過沖與下沖電壓分別為200 mV 與245 mV；過沖與下沖回復(fù)時(shí)間約為3 μs.圖18（b）為線性瞬態(tài)響應(yīng)，輸入電壓為2～3.3 V，上升和下降時(shí)間均為1 μs.最大過沖電壓為263 mV，恢復(fù)時(shí)間為1.6 μs；最大下沖電壓為240 mV，恢復(fù)時(shí)間為1.7 μs.

圖17 CL-LDO有無PSR Enhancer的PSR測(cè)試對(duì)比圖(Cload=100 pF)

圖18 CL-LDO 瞬態(tài)響應(yīng)(Cload=100 pF)圖

表4 總結(jié)了近年來針對(duì)CL-LDO PSR 的優(yōu)化論文.本文方案可實(shí)現(xiàn)中頻段的PSR 動(dòng)態(tài)優(yōu)化.同時(shí)，在0.1～80 mA 的寬負(fù)載電流范圍內(nèi)，保持較低的靜態(tài)電流，因此FOM值較優(yōu).

表4 CL-LDO主要性能比較表

5 總結(jié)

本文采用自適應(yīng)前饋補(bǔ)償電流技術(shù)，設(shè)計(jì)并實(shí)現(xiàn)了一種具有自適應(yīng)優(yōu)化PSR 的小靜態(tài)電流CL-LDO.其中反饋放大器采用低功耗、高穩(wěn)定性的push-pull 放大器，避免了復(fù)雜的頻率補(bǔ)償電路與片外大電容，減小了面積.此外，在PSR 優(yōu)化模塊中采用無大電阻的差分對(duì)稱結(jié)構(gòu)的電流放大電路，減小直流偏移誤差和面積.而且，在PSR 動(dòng)態(tài)調(diào)節(jié)模塊中未使用傳統(tǒng)動(dòng)態(tài)優(yōu)化的功率管拷貝管，而是通過判斷功率管的工作狀態(tài)對(duì)MOS補(bǔ)償電容做出動(dòng)態(tài)調(diào)節(jié)，進(jìn)一步減小了靜態(tài)電流.電路基于0.11 μm CMOS 工藝，芯片面積為0.026 mm2.流片測(cè)試結(jié)果表明，當(dāng)負(fù)載電流從0.1 mA 變化到80 mA，最大靜態(tài)電流為55 μA.PSR 在8 kHz～1 MHz 頻率范圍內(nèi)均有所優(yōu)化.在不同壓差和負(fù)載電流下，PSR 最大優(yōu)化值為21～37 dB.得益于瞬態(tài)響應(yīng)優(yōu)化模塊，負(fù)載瞬態(tài)響應(yīng)恢復(fù)時(shí)間為3 μs.最終FOM 值為0.21 m，與同類研究相比有一定優(yōu)勢(shì).實(shí)測(cè)結(jié)果驗(yàn)證了其性能與可靠性，非常適用于低功耗SoC應(yīng)用.