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        正交混頻式UHF局放在zynq7處理器上的實現(xiàn)

        2022-07-04 02:52:14周寒冰張傳遠(yuǎn)馬曉昆王丹丹王永貴劉柱
        計算技術(shù)與自動化 2022年2期

        周寒冰 張傳遠(yuǎn) 馬曉昆 王丹丹 王永貴 劉柱

        關(guān)鍵詞:信號調(diào)理;正交混頻;鏡像干擾抑制;局放;zynq7 SOC

        UHF局放傳感系統(tǒng)的調(diào)理電路主要有包絡(luò)檢波和混頻兩種檢測技術(shù),混頻接收技術(shù)具有抗干擾能力強(qiáng)、峰值誤差和相位損失小的優(yōu)點,但直接實數(shù)混頻會引入鏡像頻譜干擾。引入正交混頻方法,利用xilinx公司的zynq7系列SOC處理器,設(shè)計了一套UHF局放正交混頻接收機(jī)軟、硬件。zynq7處理器芯片內(nèi)部集成了FPGA和ARM,與板卡上的FPGA和ARM處理器級聯(lián)電路相比,有低功耗、高可靠、小體積、低成本等諸多優(yōu)勢。此外,在克服鏡像頻譜干擾方面,采用了與傳統(tǒng)哈特利算法不同的數(shù)字合并I、Q路信號的方法,不再在模擬域內(nèi)移相并做模擬信號的電橋合并,而是將正交混頻輸出的I、Q路信號直接送入雙路ADC采樣,對下變頻降頻后的局放信號做高速采樣,再在zynq SOC內(nèi)部對數(shù)字信號做數(shù)字移相和數(shù)字合并,可避開大帶寬電橋芯片的采購問題。為了實現(xiàn)數(shù)字移相,設(shè)計了一套短時傅立葉變換程序,將采集到的非平穩(wěn)Q路信號轉(zhuǎn)換到頻域,然后再將Q路信號延時一個采樣周期,設(shè)計ADC的信號頻率4倍采樣率,這樣延遲一個頻域時延對應(yīng)時域相位90°,然后再用短時反傅立葉變換轉(zhuǎn)換回時域,與緩存的I路信號對齊相加,實現(xiàn)I、Q路數(shù)字信號合并。

        1系統(tǒng)硬件設(shè)計

        按照文獻(xiàn)[1]的UHF直接式混頻體制局放接收機(jī),結(jié)構(gòu)如圖1所示:

        其中,1是限幅器;2是前置放大器;3是混頻器;4是頻率綜合器;5是中頻放大器;6是低通濾波器;7是對數(shù)放大器。

        圖1中的局放實信號經(jīng)過限幅器、LNA放大后,直接與本振VCO相乘混頻,將射頻信號直接搬移到零中頻,然后再放大和濾波,此時混頻器輸出在零中頻處必然混入了鏡像頻譜。對接收信號而言,該鏡像頻譜是干擾信號,由于鏡像頻譜的功率與局放有用信號一樣,所以造成3dB信噪比損失。

        1.1哈特利正交混頻電路

        哈特利算法能有效消除鏡像頻譜干擾,正交混頻輸出信號為:

        哈特利鏡像抑制原理如圖2所示:

        如圖2所示的哈特利原理圖中,①、②正交混頻后,輸出的I、Q兩路信號經(jīng)過③、④低通濾波,變成兩路正交信號,由⑤所示的模擬移相器將Q路信號移相90°,再將兩路對齊的信號經(jīng)過電橋合并。但⑥中所示的1200 MHz帶寬的模擬合并電橋芯片難以采購。

        1.2數(shù)字域內(nèi)鏡像抑制方法

        設(shè)計了新電路,正交混頻芯片選用ADI公司的LTC5586UIH,本振選用ADI公司的ADF4351,本振輸出頻率由zynq處理器自動設(shè)置。哈特利算法的難點在于I、Q路合并的這個1200MHz電橋芯片,由于頻段低、帶寬大而難以采購,如果把問題引進(jìn)到數(shù)字域,利用數(shù)字信號處理的方法來解決問題,就變得相對容易。具體實現(xiàn)原理如圖3所示。

        如圖3所示,局放接收天線后面是一個Mini-Circuits公司的RHP-180+型集成300—3000 MHz的帶通濾波器模塊。經(jīng)過低噪放LNA1放大20 dB后,采用正交混頻的辦法,局放實信號被兩路正交本振信號分別相乘,輸出零中頻信號變成正交的I、Q兩路信號。先把中頻I、Q兩路信號經(jīng)過放大和抗混疊濾波(截止頻率小于20 MHz),再進(jìn)行ADC采樣,ADC采樣頻率80MHz,轉(zhuǎn)換成I、Q兩路數(shù)字信號。

        對這兩個模擬信號繼續(xù)進(jìn)行抽樣頻率f的采樣,變換到采樣頻率f的速率上去,離散信號為:

        ADC采樣后的Y、YBQ信號,分別代表復(fù)信號的實部和虛部,需要對Q路數(shù)字移相90°再與I路合并,數(shù)字移相器設(shè)計文獻(xiàn)是基于鎖相環(huán)倍頻,對輸入信號的頻率有限制,由于局放信號帶寬太大,所以,這種鎖相環(huán)型的數(shù)字移相器不再適用。

        利用4倍過采樣關(guān)系,設(shè)計了一種特殊局放數(shù)字移相器。如圖4所示,局放信號是典型的非平穩(wěn)信號,F(xiàn)FT變換已經(jīng)不再適用,只能使用短時傅立葉變換STFT(short time fourier transform),STFT中加Hamming窗,短時傅立葉變換將Q路信號轉(zhuǎn)換到頻域,頻域信號延遲一個采樣周期,一個采樣周期剛好對應(yīng)時域上90°相位關(guān)系,需要利用過采樣特性,直接對Q路頻域信號延遲一個f周期,再將頻域Q路信號經(jīng)過短時反傅立葉變換到時域。然后將變換回來的Q路信號和I路信號相加,輕松實現(xiàn)I、Q兩路信號數(shù)字域內(nèi)的合并,避免了模擬電橋芯片的瓶頸。合并后的數(shù)字信號,消除了鏡像干擾。

        1.3高速采樣與處理器硬件

        混頻器后面的抗混疊濾波器帶寬20 MHz,4倍過采樣,所以ADC采樣速率為80 msps,采樣位寬12 bit,選用ADI公司的AD9635型采樣芯片,內(nèi)置兩路ADC轉(zhuǎn)換通道,實現(xiàn)I、Q兩路信號的獨立采樣,ADC轉(zhuǎn)換后的數(shù)字信號與處理器問是LVDS高速接口。

        如圖5所示,I路差分信號連接到VINA+,VINA一、Q路差分信號連接到VINBq-、VINB一,轉(zhuǎn)換信號分別從DOA+、DOA一、DIA+、DIA一以及DOBq-、DOB一、DIBq-、DIB一這兩對LVDS接口連接到zynq處理器。

        為了與高速ADC接口,以及保證局放復(fù)雜的信號處理速度,處理器板卡搭載一顆Xilinx可編程FPGA芯片XC72015,集成了Cortex-A9雙核CPU和74K可編程邏輯單元,同時具備了硬件編程和軟件編程功能。

        局放采樣后的數(shù)字信號,經(jīng)過LVDS接口進(jìn)入處理器,處理器內(nèi)設(shè)計了Cortex-A9處理器的block design硬件圖,調(diào)用processor system IP以及相應(yīng)的AXI總線,將ADC采樣數(shù)據(jù)通過AXI—HP0高速總線存人DDR3內(nèi)緩存,信號處理在cortex-A9處理器內(nèi)完成。FPGA內(nèi)部的處理器電路圖如6所示。

        如圖6所示,zynq7 process IP調(diào)用后,局放信號ADC采樣數(shù)據(jù)需要跨時鐘域,通過自己寫的一個雙口RAM模塊,連到axi-DMA IP,再連接到axi_smart_connect ip,最后進(jìn)入zynq Cortex-A9處理器的高速接口axi_hp0,由axi_hpO完成數(shù)據(jù)向DDR3的緩存。4D8C03FC-AFA9-4BA6-B999-5735D2375B37

        2系統(tǒng)軟件設(shè)計

        消除了鏡像干擾后的UHF局放數(shù)據(jù)處理主要是提取三個變量:相位、放電次數(shù)n、放電量Q。并用二、三維圖譜顯示出來。這三個參數(shù)中,相位范圍0~359°,共360°;放電量Q就用采集到的局放信號幅度來近似表示,幅度大,放電量也大;放電次數(shù)n需要使用軟件算法來提取。

        ADC采樣頻率80 Msps,每秒采樣80M個樣點,每次采樣時間交流電一個工頻周期20 ms,所以,每次采樣點數(shù)80M×0.02s=1600000個點,這么多采樣點數(shù)分布在0-359°這360°的相位上,每一度相位對應(yīng)采樣點數(shù)為1600000/360~4444.44個樣點。

        為了降低數(shù)據(jù)處理量,只需要在單位數(shù)據(jù)中,提取最大值信號,完全可以替代這些單位數(shù)據(jù)內(nèi)的放電量,本文采用每80個采樣數(shù)據(jù)中,搜索出最大值max(v),這個最大值完全可以代表這80個值中的放電量大小,其余的數(shù)據(jù)拋棄不用,這樣,可以直接將處理數(shù)據(jù)降低到1600000/80=20000個,可以極大減少顯示數(shù)據(jù)存儲量。

        2.1放電次數(shù)提取

        放電次數(shù)n的提取不能象放電量Q那樣減少采樣數(shù)據(jù),它按照計算采樣值與閾值問關(guān)系,統(tǒng)計每個相位角度內(nèi),發(fā)生的采樣值超過閾值的次數(shù),以此作為這個相位上的實際放電次數(shù)。具體算法為:

        首先指定一個放電量平均值作為閾值V,這個值需要根據(jù)實際數(shù)據(jù)確定;

        將采集數(shù)據(jù)中,前后兩個采樣值跨過V,就認(rèn)為是一次放電;

        如果沒有采樣值跨過V的放電值,或者采樣值一直小于V,都認(rèn)為沒有放電。

        采樣信號幅度如圖7所示,a、b點可以認(rèn)為各有一次放電,采樣值過V的次數(shù)就是放電次數(shù),V值根據(jù)實際信號幅度來設(shè)置。

        2.2系統(tǒng)軟件流程

        由于一次局放數(shù)據(jù)采集,ADc前面的抗混疊濾波器只能覆蓋20 MHz帶寬,而局放發(fā)生是周期性的,要對整個局放300~1500 MHz頻段做掃描,需要軟件更新本振頻率,增加采集次數(shù)來覆蓋整個局放頻段,為了覆蓋全整個局放頻段,需要接收次數(shù)為:(1500MHz-500MHz)/20 MHz=50次,每次接收時間是一個工頻周期20ms。ADC采集滿正交I、Q路的一個工頻周期數(shù)據(jù)后,依次執(zhí)行數(shù)字移相,合并I、Q去鏡像,提取放電次數(shù)n、相位、放電量Q,三維圖譜數(shù)據(jù)計算,輸出,圖譜顯示。

        具體流程如圖8所示:

        3測試結(jié)果

        為了對比正交混頻與實數(shù)混頻性能,拿一臺市場上某廠家的實數(shù)混頻局放傳感設(shè)備做對比,設(shè)計了一套局放顯示軟件界面。具體測試方案如圖9所示。

        如圖9所示,前面兩個黑盒子是相同的兩個UHF局放傳感器,后排下面的黑盒子是市場上的實數(shù)混頻局放傳感設(shè)備主機(jī),上面裸露的PCB板卡是本項目正交混頻局放傳感系統(tǒng),右邊電腦上裝了一套顯示軟件,采用打火器放電產(chǎn)生局部放電信號。

        測試二者性能,正交混頻型局放傳感系統(tǒng)中,局放傳感器上的信號經(jīng)過局放調(diào)理電路采集電路,信號進(jìn)入zynq SOC處理器內(nèi),其中zynq內(nèi)置Cortex-A9 ARM處理器需要開發(fā)Linux操作系統(tǒng)。

        zynq處理器嵌入式Linux操作系統(tǒng)驅(qū)動開發(fā),分為四個步驟:fsbl、uboot、kernel、file system,啟動正常后,打印信息如圖10所示。

        示波器顯示的放電打火器放電混頻輸出I路波形見圖11:

        測試對比如圖12所示,通道2是正交混頻型局放傳感系統(tǒng),通道1是市場上采購的某廠實數(shù)混頻局放傳感設(shè)備。正交混頻型接收信號強(qiáng)度和抗干擾性能明顯超出市場上實數(shù)混頻局放系統(tǒng)3dBm以上。

        4結(jié)論

        利用Xilinx公司主流zynq7系列處理器實現(xiàn)了UHF正交混頻式局放檢測設(shè)備,對比市場現(xiàn)有UHF局放設(shè)備,首先,zynq處理器將FPGA與ARM核集成到一個芯片內(nèi)部,減少了芯片數(shù)量,提高了設(shè)備集成度,減少了設(shè)備體積和重量,降低了產(chǎn)品功耗和成本;然后,由于FPGA能支持高速ADC采樣,很容易實現(xiàn)正交混頻的數(shù)字移相,以及I、Q路數(shù)字合并,完全消除了鏡像干擾,提高3 dB信噪比,同時避免了哈特利算法消除鏡像干擾時的大電橋芯片采購難題。經(jīng)過與市場上大公司UHF局放產(chǎn)品對比實測性能,檢測精度要超出3 dBm以上,是一種性價比很高的局放傳感產(chǎn)品。4D8C03FC-AFA9-4BA6-B999-5735D2375B37

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