王 媛，高俊姣

（南京電子技術研究所，江蘇 南京 210039）

0 引言

目前，電磁干擾環(huán)境越來越惡劣。采用復雜脈內調制技術的現代新型雷達[1]，對目標的識別、檢測跟蹤速度和能力比較強。傳統(tǒng)干擾機的缺點是：對復雜脈間調制雷達的干擾效果較差，干擾信號種類較少，難以在惡劣的電磁干擾環(huán)境下生存。

利用數字射頻存儲（Digital Radio Frequency Memory，DRFM）技術,經過適當的延遲處理，產生的干擾信號與原始雷達信號非常接近?；诟咚倌M數字轉換器件和存儲模塊，通過現場可編程復雜邏輯控制單元（Field Programmable Gate Array，FPGA）靈活地調制信號，能夠根據工作需要產生更為有效的干擾樣式，使得干擾機的干擾樣式更為豐富。

1 結構設計

干擾機結構設計包括機箱及機箱內各單元模塊設計。干擾機箱包含電源模塊、干擾產生模塊及接口模塊等。干擾產生模塊和接口模塊上方有電源指示燈、狀態(tài)指示燈，下方有JTAG 下載口。

2 工作原理及信號模型

干擾機主要由干擾產生模塊和接口模塊組成。干擾機所需的時鐘信號、檢波信號、輸入中頻信號均由射頻綜合模塊提供，定時控制命令由雷控光纖傳輸給接口模塊。

干擾機主要完成以下功能：

（1）干擾產生模塊，產生射頻綜合模塊所需的控制信號，針對雷達控制命令產生系統(tǒng)所需不同樣式的欺騙干擾信號；

（2）接口模塊，接收控制與顯示分系統(tǒng)送來的指令和定時信號，經過處理，發(fā)送給干擾產生模塊。

2.1 數字射頻存儲器工作原理

隨著大規(guī)模復雜邏輯控制單元和高速模擬數字器件的不斷發(fā)展，在電子情報分析與仿真和電子對抗領域，數字射頻存儲技術的作用越來越重要。數字射頻存儲器DRFM[2]（Digital Radio Frequency Memories）可以儲存復雜調制的雷達信號波形，經過處理產生的干擾信號與原始雷達信號非常接近。根據控制指令對原始雷達信號進行一定的延時和調制，能夠產生更多的欺騙干擾樣式，可以對多個威脅目標進行抗衡。數字射頻存儲器的原理如圖1所示。

圖1 數字射頻存儲器DRFM 原理框圖

數字射頻存儲器用于存儲原始雷達信號，根據讀寫控制指令對存儲的雷達信號進行多次提取。原始雷達中頻輸入信號經過模數變換器轉換成數字信號，數字信號送到復雜邏輯控制單元，按照雷控指令將數字信號送給存儲模塊，經過適當的延時，再將存儲模塊的數據傳輸給數模變換器，最終變換成模擬信號輸出。

FPGA[3]是DRFM 模塊中最重要的器件，它能夠對高速的采樣數據進行存儲，產生復雜的延遲控制邏輯信號，其功能參數配置可以根據需要現場更改，使工作模式的配置變得更加靈活。

2.2 信號模型

欺騙干擾能夠根據接收到的雷達信號，模擬該信號的回波特性，使對方雷達獲得失實目標信息，增大雷達自動跟蹤系統(tǒng)誤差，使其作出錯誤判斷。欺騙干擾部分需要接收雷控的干擾指令，并產生系統(tǒng)所需的欺騙干擾樣式。

下面對使用頻率較高的密集假目標、靈巧噪聲、多假目標干擾和速度拖引干擾樣式分別進行介紹。

2.2.1 密集假目標

密集假目標借助卷積的思想，通過對雷達信號進行“延時、疊加”實現，其中每一級信號可靈活控制相應的多普勒頻率和功率，同時也可控制延時單元實現不同的延遲時間。

假目標個數為n，輸出干擾信號為Y(n)，原始雷達信號為S(n)，第i（i=0,1,…,n）個假目標的延遲時間為di，第i個假目標的調制幅度為Ai。對原始雷達信號進行一定的延時和加法運算，得到輸出干擾信號為：

2.2.2 靈巧噪聲

現代干擾機能夠靈活自由地調制雷達信號[4]，可以根據需要產生多種樣式的干擾信號，從而有效抗衡脈內、脈間調制雷達信號波形，此類干擾信號稱為靈巧噪聲。對切片后的雷達脈沖信號采用窄帶噪聲調制，便可得到靈巧噪聲信號。

式中：n(t)為高斯白噪聲，x(t)為雷達發(fā)射信號。它們經過卷積運算，得到輸出靈巧噪聲信號為j(t)。

式中：x*(-t)為匹配濾波器的響應函數，jr(t)為干擾信號脈壓后的輸出。

2.2.3 多假目標干擾

通過在一個脈沖周期T內不斷重復讀雷達存儲信號，可以實現多個規(guī)律相同的假目標。通過對DRFM[5]模塊的讀寫控制，能夠產生多假目標干擾。下面介紹三個重要的控制信號。

（1）工作使能信號。該信號的優(yōu)先級為最高，只有在工作使能信號有效的情況下，其他信號才能有效使用。

（2）寫控制信號。當此控制信號有效后，模擬變數字轉換后的采樣數據就被數字射頻存儲器寫入存儲模塊中。

（3）讀控制信號。該信號有效時，模塊中存儲的數據就被數字射頻存儲器讀取出來，經過數字變模擬變換成模擬信號。

控制模塊之所以能夠在一個重復周期內產生多個不一樣延遲的射頻信號，是因為產生的讀寫信號延遲不一樣，這樣才能實現多目標欺騙干擾有不同的距離。

2.2.4 速度拖引

針對跟蹤檢測雷達，采用速度拖引方式進行干擾。同樣，速度信息雷達也采用此類干擾，可以取得較好的干擾效果。

如果干擾機對接收到的原始雷達信號采用對應規(guī)律調制的多譜勒頻率，通過功率放大器輻射出去，就會得到一個大功率、頻率漸變的多譜勒目標回波，用于破壞雷達的正常速度跟蹤。

直接數字式頻率合成器（Direct Digital Synthesizer，DDS）是速度拖引[6]的核心部分，通過上下混頻相結合的方式，就可以將設置的多譜勒頻率數據疊加到輸入頻率上。

3 實現途徑

3.1 實現原理

欺騙干擾的實現原理為：主控通過雷控光纖將控制指令送給接口模塊，接口模塊在接收后解析命令，之后下達指令、參數給干擾產生模塊；干擾產生模塊的數字信號處理器（Digital Signal Process，DSP）根據相關參數，通過算法產生欺騙調制參數，將欺騙參數疊加到存儲的原始數據上，最后將欺騙干擾數據送給高速D/A（數模）轉換器來產生欺騙干擾信號。欺騙干擾樣式的實現方式為高密度假目標并行卷積算法和高速并行數字AGC 算法。

3.2 分析計算

欺騙干擾選用2 GHz 的基準頻率能夠產生1～2 GHz 的信號，系統(tǒng)所需最大多普勒頻偏為±500 kHz，即1 MHz 的偏移量。按最小偏移1 Hz計算，需要DDS 控制位數為：

因此，DDS 控制模塊相位累加器位寬應大于等于30 位，才能滿足最小偏移1 Hz 的設計要求。本設計使用32 位控制模塊，滿足要求。

系統(tǒng)所需模擬的目標最大脈寬為4 000 μs，即最大存儲深度為4 000 μs。輸入信號采樣位數按16 bit 來計算，采樣頻率為2 GHz，所以4 000 μs 所需存儲的數據容量為：

因此，選用的外部存儲器的存儲容量必須大于128 Mbit 才能滿足系統(tǒng)要求。本設計使用256 Mbit存儲器，滿足要求。

欺騙干擾產生模塊使用高密度假目標并行卷積算法和高速并行數字AGC 算法，卷積模式采用16×16 模式，估算需要資源2 472 個乘法器和16 560 kbit 的存儲單元。本文采用的芯片為5SGSMD 系列，其乘法器資源和存儲單元資源完全可以滿足系統(tǒng)的資源需求。

3.3 實驗結果

采用上面介紹的實現原理和分析計算方法，實現的多假目標干擾效果如圖2 所示。

圖2 多假目標干擾效果圖

圖2 中，上面信號波形代表假目標，下面信號波形代表真實目標，假目標數量為9 個。通過控制模塊能夠對假目標個數等參數進行靈活改變，干擾效果與真實目標非常接近。根據數字射頻存儲器DRFM 模塊產生的讀寫控制信號，可以對假目標的運動速度、加速度及初始距離等主要參數進行精準設置，可以根據需要對假目標的個數進行靈活改變[7]。

4 結語

本文從干擾機的組成出發(fā)，應用數字射頻存儲器DRFM 技術，建立了欺騙干擾信號模型。此欺騙干擾信號模型的通用性比較強，可以涵蓋目前使用的多數常見欺騙干擾樣式。根據控制信號能夠改變欺騙干擾信號模型的參數，產生更多的干擾樣式，極大地豐富了干擾機的干擾樣式。仿真實驗證明，利用該方法實現的欺騙干擾具有三個顯著優(yōu)點：假目標與真實目標非常接近，干擾效果好，假目標個數等參數可以根據需要隨機改變，對于工程實踐具有較強的指導意義。