張書豪 袁章亦安 喬明2)? 張波

1) (電子科技大學電子薄膜與集成器件國家重點實驗室,成都 610054)

2) (電子科技大學廣東電子信息工程研究院,東莞 523808)

本文研究了300 V 絕緣體上硅橫向雙擴散金屬氧化物半導體場效應管在電離輻射總劑量效應下的線性電流退化機理,提出了一種具有超薄屏蔽層的抗輻射結(jié)構實現(xiàn)線性電流加固.超薄屏蔽層位于器件場氧化層的下方,旨在阻止P 型摻雜層表面發(fā)生反型,從而截斷表面電流路徑,有效抑制線性電流的退化.對于橫向雙擴散金屬氧化物半導體場效應管,漂移區(qū)上的場氧化層中引入的空穴對線性電流的退化起著主導作用.本文基于器件工藝仿真軟件,研究器件在輻照前后的電學特性,對超薄屏蔽層的長度、注入能量、橫向間距進行優(yōu)化,給出相應的劑量窗口,在電離輻射總劑量為0—500 krad(Si)的條件下,將最大線性電流增量從傳統(tǒng)結(jié)構的447%縮減至10%以內(nèi),且輻照前后擊穿電壓均維持在300 V 以上.

1 引言

應用在核能技術和空間技術中的電子器件常常面臨著環(huán)境中輻射帶來的影響[1?3],并表現(xiàn)出不同的輻射效應和退化機理:總劑量效應[4,5],單粒子效應[6,7],位移損傷效應[8].這些效應導致器件及電路層面的性能退化,包括擊穿電壓(breakdown voltage,VB)退化,閾值(threshold voltage,Vth)漂移,線性電流(linear drain current,Idlin)、關態(tài)漏電流增加等.橫向雙擴散金屬氧化物半導體場效應管(laterally double-diffused metal-oxide-semiconductor field effect transistor,LDMOS)以其工藝簡單、與低壓器件兼容度高的優(yōu)勢,在集成電路中應用廣泛,輻射環(huán)境下的LDMOS 器件需要進行抗輻射加固設計.相較于體硅LDMOS,絕緣體上硅(silicon-on-insulator,SOI)LDMOS 因引入額外的埋氧層,其在抗單粒子能力上表現(xiàn)出優(yōu)勢,但在總劑量效應(total ionizing dose effect,TID effect)下發(fā)生的性能退化更為嚴重.

研究者們對金屬氧化物半導體場效應管(metal-oxide-semiconductor field effect transistor,MOSFET)在總劑量效應下的退化機制及加固手段展開了廣泛研究[9?14],以減小關態(tài)漏電流為目的,進行了版圖或工藝上的加固設計,防止寄生管開啟,例如環(huán)形柵、半環(huán)形柵的結(jié)構設計,富氧氣體中的氧化層退火.現(xiàn)有的對于LDMOS 器件在輻射效應下的加固手段包括以版圖設計、器件結(jié)構設計的方式來減小關態(tài)漏電流[15,16]、防止單粒子燒毀等[17].對于SOI 器件,其在總劑量效應下的退化現(xiàn)象、退化機理以及加固方法也得到較多研究[18?24],通過對埋氧層(buried oxide,BOX)、場氧化層(field oxide,FOX)進行工藝加固來改良氧化物性質(zhì),對隔離技術進行改進來阻止漏電流,對BOX上方進行P 型離子注入來阻止反型層電流,采用雙SOI 工藝技術等方法,提升SOI 器件的抗總劑量能力.

本文以結(jié)構加固的方式,提出一種抗總劑量輻射的300 V SOI LDMOS 器件,在傳統(tǒng)結(jié)構上進行超薄屏蔽層的注入,基于Synopsys Taurus Medici和Tsuprem4 仿真軟件進行驗證,對比傳統(tǒng)結(jié)構與新結(jié)構的輻照后線性電流以及擊穿電壓的變化.仿真采用間接復合、俄歇復合、碰撞電離及遷移率相關物理模型等來獲取特定偏置下的電學特性.本文提出的結(jié)構在輻照前后均能保持300 V 以上的擊穿電壓,并能夠大幅抑制Idlin的退化,以滿足其在高壓集成電路中的正常工作需求.

2 超薄屏蔽層SOI LDMOS 抗總劑量加固設計方法及原理

圖1(a)所示為300 V SOI LDMOS 傳統(tǒng)結(jié)構,在TID 效應下,柵氧化層(gate oxide,GOX)、場氧化層FOX 及埋氧層BOX 中都會引入一定數(shù)量的空穴.受限于該結(jié)構較厚的SOI 層與較大的外延電阻率,線性電流幾乎不會向下流經(jīng)BOX 表面,故BOX 中空穴對線性電流影響很小,且本文提出的超薄屏蔽層旨在驗證其對場氧化層進行線性電流加固的能力,故在后文輻照后VB的仿真中同時引入場氧化層和埋氧層電荷,而輻照后Idlin的仿真中只引入場氧化層電荷.該結(jié)構中GOX 厚度相比FOX 低了一個數(shù)量級,由于氧化層中電荷密度Not與氧化層厚度tox相關[5],本文忽略GOX 引入電荷對Idlin的影響:

式中,fot(0) 為初始空穴俘獲效率.本文仿真氧化層中引入空穴達到特定飽和值時的狀態(tài)來評估器件電學特性最終的退化程度.傳統(tǒng)結(jié)構中,輻照前線性電流會繞開PTOP 層,途徑JFET 電阻RJFET及漂移區(qū)電阻Rdrift.在TID 效應下,FOX 中引入的空穴在其下方的漂移區(qū)硅表面感生出鏡像電子,使得PTOP 層表面發(fā)生反型,產(chǎn)生了額外的低阻通道,電流流經(jīng)反型層電阻Rinv導致Idlin的增加.在圖1(b)中,本文在傳統(tǒng)結(jié)構基礎上進行額外的超薄P 型屏蔽層(P-type shielding layer,PSL)的注入,其長度為LPSL,與PTOP 左邊界距離為d,PTOP 長度為LPTOP.該屏蔽層表面劑量足夠高,在TID 效應下不會發(fā)生反型,表面通路被截止,且注入深度極淺,將額外引入的受主雜質(zhì)總量控制在最低限度,以此維持輻照前VB在300 V 以上.

圖1 (a) 300 V SOI LDMOS 傳統(tǒng)結(jié)構及線性電流退化機理;(b)本文提出的300 V SOI LDMOS 加固結(jié)構及線性電流加固機理Fig.1.(a) Conventional structure of 300 V SOI LDMOS and mechanism of linear current degradation under TID effect;(b) proposed rad-hard structure of 300 V SOI LDMOS and linear current hardness mechanism.

為突出超薄屏蔽層的效果,本文在仿真中將FOX 中的面電荷值Not,FOX設為 1×1012cm–2,BOX中的面電荷值Not,BOX設為 2×1012cm–2,該電荷量級近乎涵蓋了器件累積總劑量為0—500 krad(Si)[5]的應用需求.在傳統(tǒng)結(jié)構中通過增加PTOP 注入劑量DPTOP的方法不能抑制線性電流的退化,PTOP 表面仍然會發(fā)生反型,見圖2(a)和圖2(b).隨著DPTOP的增加,線性電流變化率始終高于420%,最高至447%,因為即使是高劑量的PTOP,在經(jīng)歷FOX、P-well 熱過程帶來的受主雜質(zhì)擴散和氧化物生長過程的雜質(zhì)分凝后,其實際表面劑量會變得很低,當Not,FOX達到 1×1012cm–2時,表面發(fā)生反型,線性電流成倍數(shù)增加.圖2(b)顯示出輻照前后,器件的縱向線性電流密度分布,輻照前電流繞開PTOP 向下流經(jīng)體內(nèi),PTOP 的注入深度約為1.1 μ m,故電流的顯著增加出現(xiàn)在橫軸坐標大于1.1 μ m 以后的區(qū)域;在引入Not,FOX=1×1012cm–2空穴面電荷后,因體內(nèi)電流路徑、電阻保持不變,故體內(nèi)線性電流密度分布與輻照前重合,增加的Idlin來自于FOX 下方的PTOP 表面反型層,該表面電流密度高出體內(nèi)電流密度3 個數(shù)量級,高出輻照前表面電流密度9 個數(shù)量級.

圖2 傳統(tǒng)結(jié)構中,(a) DPTOP 對輻照前后VB,Idlin 的影響;(b) DPTOP= 5 ×1011 cm–2,輻照前后線性電流密度分布,其中橫坐標表示距PTOP 表面的縱向距離Fig.2.In the conventional structure,(a) impact of DPTOP on pre-rad and post-rad VB and Idlin;(b) distribution of pre-rad and postrad linear current density when DPTOP= 5 ×1011 cm–2,wherein X axis represents vertical distance to PTOP surface.

3 新結(jié)構仿真結(jié)果與分析

超薄屏蔽層對氧化層中空穴的屏蔽作用受注入能量EPSL、長度LPSL、橫向間距d、劑量DPSL、DPTOP的共同影響,本文以LPTOP=18 μ m 作為典型結(jié)構,在3.1—3.4 小節(jié)中對以上參數(shù)分別進行仿真優(yōu)化和分析,討論各參數(shù)與電學特性(輻照前、后VB,Idlin)的關系.

3.1 電學特性與EPSL 的關系

抗輻射結(jié)構的超薄屏蔽層PSL 的功能是阻止表面反型,故其表面劑量應不低于 1×1012cm–2;額外受主的引入會導致RESURF(Reduced Surface Field)[26?28]結(jié)構的輻照前VB降低,引入的受主總量受注入劑量、注入能量、PSL 橫向尺寸的共同影響.工藝步驟中熱氧生長帶來的雜質(zhì)分凝現(xiàn)象、熱預算導致的雜質(zhì)擴散也會影響實際的屏蔽層表面劑量.該工藝的熱預算包括FOX 生長、GOX 生長、p-well 推結(jié)、快速熱退火(rapid thermal annealing,RTA).本文將PSL 的注入置于p-well 推結(jié)之后,RTA 之前,即可最大限度地減少其經(jīng)歷的熱預算,達到預期的高表面劑量.在此條件下,仿真確定合理的PSL 注入能量EPSL,示于圖3.當EPSL低于170 keV,受主雜質(zhì)大部分都注在FOX 中,注入到硅中的有效雜質(zhì)總量很低;當EPSL處于170—200 keV,受主雜質(zhì)的分布沒有發(fā)生明顯的雜質(zhì)分凝現(xiàn)象,注入深度控制在0.2 μ m 以內(nèi),表面受主雜質(zhì)濃度高于體內(nèi);當EPSL處于230—290 keV,由RTA導致的雜質(zhì)分凝現(xiàn)象明顯,體內(nèi)雜質(zhì)濃度顯著高于表面,注入深度較深,雜質(zhì)分布拖尾現(xiàn)象明顯.

圖3 不同注入能量下PSL 摻雜濃度NPSL 分 布,橫坐標表示距PTOP 表面的縱向距離Fig.3.Distribution of PSL doping concentration NPSL under various implantation energy EPSL,wherein X axis represents vertical distance to PTOP surface.

選擇EPSL=170,200,230 keV 分別進行VB和Idlin仿真,示于圖4(a)—(c),并確定各個能量對應的DPSL值,使得器件VB始終維持在300 V 以上且線性電流增量在10%以內(nèi):EPSL=170 keV,對應DPSL= 1×1014cm–2,輻照前后VB分別為329 V 和327 V,Idlin變化了1.8%;EPSL=200 keV,對應DPSL=7×1012cm–2,輻照前后VB分別為313 V和331 V,Idlin變化了2.8%;EPSL=230 keV,無對應的DPSL;當注入能量高于230 keV,引入的受主雜質(zhì)更多,輻照前VB會下降得更快,依然不會存在對應的DPSL.可以歸納出當EPSL=170—200 keV時,大致對應DPSL= 7×1012—1×1014cm–2,EPSL越大,注入能力越強,所對應的DPSL越小;當注入能量更高(高于230 keV),VB與 ΔIdlin無法同時兼顧.結(jié)合圖3 的濃度分布曲線,該文選取EPSL的較優(yōu)值190 keV 來進行后續(xù)仿真.

圖4 d=8 μ m ,LPSL=3 μ m ,DPTOP= 5 ×1011 cm–2條件下,DPSL 在不同注入能量下對輻照前后VB、Idlin 的影響 (a) EPSL=170 keV;(b) EPSL=200 keV;(c) EPSL=230 keVFig.4.d=8 μ m ,LPSL=3 μ m ,DPTOP= 5 ×1011 cm–2,impact of DPSL on pre-rad and post-rad VB and Idlin for(a) EPSL= 170 keV; (b) EPSL= 200 keV; (c) EPSL=230keV.

3.2 電學特性與DPTOP 的關系

基于圖2(a)的仿真結(jié)果,本文選取DPTOP=5×1011—8×1011cm–2,仿真DPSL對輻照前后VB,Idlin的影響,以此驗證DPTOP的取值與DPSL窗口的關聯(lián),示于圖5(a)—(d).隨著DPSL的增加,輻照前VB逐漸下降,因為受主的過量引入打破了RESURF 結(jié)構的電荷平衡;輻照后VB逐漸增加,這是由于在引入Not,FOX= 1×1012cm–2,Not,BOX=2×1012cm–2以后,鏡像電子的產(chǎn)生等效于增加了硅中施主雜質(zhì)總量并致使其過量,增加DPSL來增加受主雜質(zhì)總量反而能夠更好地維持電荷平衡.針對每種PTOP 劑量,在同時滿足輻照前后VB高于300 V 且電流變化率低于10%的條件下,我們提取相應的DPSL窗口:DPTOP= 5×1011cm–2,DPSL=9×1012—1.1×1013cm–2,電流變化率為1.8%—4.5%;DPTOP= 6×1011cm–2,DPSL=9×1012—1×1013cm–2,電流變化率為0.9%—1.9%;DPTOP=7×1011cm–2,DPSL= 9×1012cm–2,電流變化率為5.4%;DPTOP= 8×1011cm–2,不存在對應的DPSL.通過減小DPTOP取值可以獲得更大的DPSL的窗口.

圖5 d=8 μ m ,LPSL=3 μ m ,EPSL=190 keV,不同DPSL 對輻照前后VB,Idlin 的影響:(a) DPTOP= 5 ×1011 cm–2;(b) DPTOP=6×1011 cm–2;(c) DPTOP= 7 ×1011 cm–2;(d) DPTOP= 8 ×1011 cm–2Fig.5.Impact of DPSL on pre-rad and post-rad VB and Idlin for (a) DPTOP= 5 ×1011 cm–2;(b) DPTOP= 6 ×1011 cm–2;(c) DPTOP=7×1011 cm–2;(d) DPTOP= 8 ×1011 cm–2 when d=8 μ m ,LPSL=3 μ m,EPSL=190 keV.

圖6(a) 和圖6(b)中硅表面電場E的變化解釋了輻照后VB逐漸增加且高于輻照前VB的現(xiàn)象.輻照前,電場的2 個峰值出現(xiàn)在PSL 右端點、PTOP 與N-buffer 交界處,靠近漏端的電場高,源端電場較低,隨著DPSL的增加,源端電場被進一步抑制,PSL 右端電場被抬高并發(fā)生提前擊穿,導致VB降低;輻照后,電場峰值出現(xiàn)在FOX 鳥嘴下方、PSL 右端點,漂移區(qū)的平均電場相較輻照前更高,隨著DPSL的增加,漏端電場被進一步抬高,VB提升.為實現(xiàn)橫向擊穿器件的VB加固,在設計上需有意使得輻照前P 型雜質(zhì)的總量高于N 型雜質(zhì),因此輻照前的電場分布不理想;輻照后一旦引入了FOX、BOX 空穴,鏡像電子的產(chǎn)生等效于增加了N 型摻雜,RESURF 結(jié)構得到優(yōu)化,耐壓反而得到提升.

圖6 d=8 μ m ,LPSL=3 μ m ,EPSL=190 keV,DPTOP= 7 ×1011 cm–2,不同DPSL 對應的漂移區(qū)硅表面電場分布 (a) 輻照前;(b) 輻照后.圖(a)中內(nèi)插圖標明坐標原點O 與X 方向Fig.6.Silicon surface electric field distribution in drift region under various DPSL for (a) pre-rad and (b) post-rad conditions when d=8 μ m ,LPSL=3 μ m ,EPSL=190 keV,DPTOP= 7 ×1011 cm–2.Inset indicates origin of the coordinate and X direction.

3.3 電學特性與d 的關系

仿真驗證d對VB和Idlin的影響,示于圖7(a)和圖7(b).我們發(fā)現(xiàn)當橫向間距d發(fā)生改變,超薄屏蔽層的屏蔽作用也有所不同:當d=6,8,10 μ m,超薄屏蔽層均可極大程度地抑制Idlin的退化,其變化率不超過1.8%,且輻照前后VB均滿足300 V以上的要求;隨著d減小至4 μ m 及以下,輻照后VB跌至300 V 以下,且超薄屏蔽層失去對空穴的屏蔽作用,線性電流大幅增加.

圖7 LPSL=3 μ m ,EPSL=190 keV,d 對輻照前后VB 和Idlin 的影響:(a) DPTOP= 5 ×1011 cm–2,DPSL= 1 ×1013 cm–2;(b) DPTOP= 6 ×1011 cm–2,DPSL= 1 ×1013 cm–2Fig.7.Impact of d on pre-rad and post-rad VB and Idlin when LPSL=3 μ m ,EPSL=190 keV for (a) DPTOP= 5 ×1011 cm–2,DPSL= 1 ×1013 cm–2;(b) DPTOP= 6 ×1011 cm–2,DPSL= 1 ×1013 cm–2.

為解釋上述現(xiàn)象,本文對比了不同d值條件下器件在輻照前后的轉(zhuǎn)移特性曲線(VDrain=0.1 V,VSource=0 V)以及線性電流密度,示于圖8(a)和圖8(b).不同d值的器件,其輻照前轉(zhuǎn)移特性曲線是重合的,因為屏蔽層橫向位置的變化不會影響閾值、電阻.輻照后,當d值不小于6 μ m, 轉(zhuǎn)移特性曲線幾乎與輻照前重合,即超薄屏蔽層起到了阻止表面反型的作用;當d值小于6 μ m, 低柵壓下,屏蔽層能夠發(fā)揮有效作用,隨著柵極電壓逐漸升高,電流開始上升,屏蔽層失效.對比d=2,4 μ m,d值越小的器件,屏蔽層失效得越快,對應的柵極失效電壓越低,電流退化也更顯著.由此我們分析出屏蔽層失效是由較小的d值和較高的柵極電壓共同導致的.由圖8(b)可以觀察到,d值越小,流經(jīng)表面的電流密度越大,說明表面確實發(fā)生反型;從d=2 μ m 增加至8 μ m 的過程中,表面電流密度逐漸下降了近3 個數(shù)量級,可見該參數(shù)對超薄屏蔽層起著至關重要的影響.盡管仿真結(jié)果顯示當d值較大時,屏蔽層表面依然有一定的電流密度,但是因為其導通截面太小,幾乎不對線性電流產(chǎn)生影響,如圖7(a)中顯示增量僅為1.8%,體內(nèi)電流占據(jù)主導地位,故屏蔽層是有效的.我們將上述趨勢歸因為柵極場板對屏蔽層的耗盡作用.電力線由柵極場板發(fā)出,終止于屏蔽層,因為在導通狀態(tài)下,柵極場板相對于屏蔽層是一個高電位.當屏蔽層被耗盡的時候,這里便從一個高濃度的空穴區(qū)變?yōu)楹谋M區(qū),隨著柵極電壓的增高,耗盡作用越來越強,到達某一個臨界柵壓后,屏蔽層剩余的未被耗盡的空穴已經(jīng)無法阻止表面發(fā)生反型,其便失去作用.增加d值,如d=6,8,10 μ m,屏蔽層逐漸遠離柵極場板,削弱了柵極場板對屏蔽層的耗盡,故而即使在高柵壓下,屏蔽層依舊可以生效.除了增加d值,還可采用增加LPSL的方法來防止屏蔽層的失效.

圖8 DPTOP= 5 ×1011 cm–2,DPSL= 1 ×1013 cm–2,EPSL=190 keV,LPSL=3 μ m,(a)不同d 值下,器件的輻照前與輻照后轉(zhuǎn)移特性曲線;(b) d=2,4,6,8 μ m,輻照后線性電流密度分布,其中橫坐標表示距PTOP 表面的縱向距離Fig.8.DPTOP= 5 ×1011 cm–2,DPSL= 1 ×1013 cm–2,EPSL=190 keV,LPSL=3 μ m,(a) Pre-rad and post-rad transfer curves under various d;(b) distribution of post-rad linear current density when d=2,4,6,8 μ m,wherein X axis represents vertical distance to PTOP surface.

3.4 電學特性與LPSL 的關系

本文最后仿真驗證了LPSL與DPSL的相關性,如圖9(a)—(d)所示.對于某個固定值DPSL,隨著LPSL增加,輻照前VB下降,輻照后VB上升,并逐漸高于輻照前VB,原因已在前文做出解釋.輻照前Idlin保持不變,因為漂移區(qū)電阻阻值恒定,即RJFET+Rdrift,輻照后Idlin與DPSL相關:當DPSL較小,輻照后Idlin隨著LPSL的逐漸增加而下降并接近輻照前Idlin的數(shù)值大小,因為屏蔽層越長,越難以被柵極場板耗盡,越能夠有效屏蔽空穴帶來的影響;當DPSL較大,輻照后Idlin不隨LPSL的變化而變化,且始終維持在一個接近輻照前Idlin的數(shù)值,即使是較短的屏蔽層也能夠有效抑制空穴帶來的影響,因為其劑量足夠高,柵極場板對其的輔助耗盡作用不明顯.我們歸納出不同DPSL對應的LPSL窗口:當DPSL= 8×1012cm–2,無對應的LPSL;當DPSL= 9×1012cm–2,LPSL=2—5 μ m,電流變化率為2.7%—10%;當DPSL=1×1013cm–2,LPSL=2—4 μ m ,電流變化率為1.8%;當DPSL=1.1×1013cm–2,LPSL=2—3 μ m,電流變化率為1.8%;越大的DPSL對應著越小的LPSL窗口.

圖9 DPTOP= 5 ×1011 cm–2,d=8 μ m ,EPSL=190 keV,不同LPSL 對輻照前后VB,Idlin 的影響:(a) DPSL= 8 ×1012 cm–2;(b) DPSL= 9 ×1012 cm–2;(c) DPSL= 1 ×1013 cm–2;(d) DPSL= 1.1×1013 cm–2Fig.9.Impact of LPSL on pre-rad and post-rad VB and Idlin for (a) DPSL= 8 ×1012 cm–2;(b) DPSL= 9 ×1012 cm–2;(c) DPSL=1×1013 cm–2;(d) DPSL= 1.1×1013 cm–2 when DPTOP=5 ×1011 cm–2,d=8 μ m,EPSL=190 keV.

綜合上述對PSL 及PTOP 參數(shù)的仿真,本文揭示了EPSL,d,LPSL,DPSL對超薄屏蔽層屏蔽作用及器件電學特性的影響,對仿真結(jié)果和趨勢進行了分析,驗證了所提出結(jié)構在總劑量效應下對擊穿電壓、線性電流的加固能力.EPSL影響著引入受主雜質(zhì)的總量及注入深度,較大的注入能量會導致輻照前VB過低;DPTOP的增加會縮小DPSL的窗口;d值過小會導致超薄屏蔽層的失效;LPSL過小同樣可以導致超薄屏蔽層的失效,過大會導致輻照前VB過低.以上都是我們在器件的加固設計中需要權衡的因素.

4 結(jié)論

本文針對300 V SOI LDMOS 器件由TID 效應導致線性電流增加的問題,提出一種具有超薄電荷屏蔽層的抗輻射加固結(jié)構.具體地,本文在傳統(tǒng)RESURF 結(jié)構基礎上,在PTOP 中進行一次額外的P 型雜質(zhì)注入,即超薄屏蔽層PSL.傳統(tǒng)結(jié)構的PTOP 層注入深度約為1.1 μ m,仿真給出的較優(yōu)劑量范圍為 5×1011—8×1011cm–2,新結(jié)構的屏蔽層PSL 功能在于阻止PTOP 表面全部反型,從而阻斷表面電流路徑,其注入深度約為0.2 μ m,仿真給出的較優(yōu)注入能量為190 KeV,較優(yōu)劑量為1×1013cm–2,該劑量會隨橫向間距d、屏蔽層橫向長度LPSL、PTOP 劑量DPTOP的變化而波動.除了PSL 劑量DPSL,橫向間距d、屏蔽層橫向長度LPSL都是可以導致屏蔽層失效的因素,為保證超薄屏蔽層的有效性,仿真給出相應參數(shù)的較優(yōu)值:d介于6—10 μ m ,LPSL介于2—5 μ m.作為優(yōu)選的結(jié)構參數(shù)d,LPSL,DPTOP,其對應的DPSL窗口應盡可能大,從而獲得更大的誤差容量.經(jīng)過充分的仿真驗證,本文提出的結(jié)構實現(xiàn)了在累積總劑量為0—500 krad(Si)條件下對線性電流和VB的加固,輻照前后VB均高于300 V 且輻照后線性電流變化率不高于10%,該器件在輻照前后均適用于相應的電路或電力系統(tǒng).