倪金玉，LEE ChoongHyun，何慧凱，趙 毅

（中國電子科技南湖研究院，浙江 嘉興 314001）

0 引言

自1974 年Dennard 等人[1]提出經(jīng)典的MOSFET（Metal -Oxide -Semiconductor Field -Effect Transistor）器件尺寸微縮概念以來，集成電路基本按照每18 個月晶體管密度增加一倍、 性能提升一倍的速度發(fā)展， 這一規(guī)律就是著名的Moore 定律。雖然它不包含任何物理或化學(xué)原理，只是對集成電路發(fā)展規(guī)律的預(yù)判性描述，但是它卻一直嚴(yán)格地支配著集成電路學(xué)術(shù)界和產(chǎn)業(yè)界不約而同地向前發(fā)展，時至今日仍然有效。

目前， 臺積電公司5nm 工藝技術(shù)已經(jīng)量產(chǎn)[2]，3nm 工藝技術(shù)加緊研發(fā)。由于特征尺寸終會走向極限，關(guān)于Moore 定律何時終結(jié)的爭論一直是業(yè)界津津樂道的話題。 國際器件與系統(tǒng)路線IRDS（International Roadmap for Devices and Systems） 指出三個新的發(fā)展方向：第一個是采用新的半導(dǎo)體材料和制造工藝縮小晶體管特征尺寸的More Moore 方向；第二個是采用3D 堆疊等系統(tǒng)集成技術(shù)的More than Moore 方向；第三個是采用新器件、新材料、新工藝等多種創(chuàng)新方式來提升集成電路性能的Be yond CMOS 方 向。 IRDS 預(yù) 測[3]，未 來 十 年CMOS（Complementary Metal Oxide Semiconductor）集成電路將進(jìn)一步引入新的創(chuàng)新技術(shù)， 如2025 年的橫向全環(huán)繞柵納米線疊層結(jié)構(gòu)，2028 年的NMOS （NMetal-Oxide-Semiconductor）結(jié)構(gòu)上的PMOS（Positive channel-Metal-Oxide-Semiconductor）疊層結(jié)構(gòu)等。在這些新結(jié)構(gòu)器件中，溝槽深寬比、接觸電阻和雜散電容都會增加，因此必須采取相應(yīng)的寄生參數(shù)抑制措施。 另外，隨著Si0.5Ge0.5和Ge 高遷移率溝道材料以及2D 材料的應(yīng)用， 改善器件隔離性能、抑制工藝和材料變化也是必不可少的研究內(nèi)容。

1 CVD 技術(shù)介紹

CVD（Chemical Vapor Deposition）技術(shù)是指將氣態(tài)反應(yīng)物引入反應(yīng)室， 在襯底表面發(fā)生化學(xué)反應(yīng)，沉積成膜的工藝方法。 與物理氣相沉積等薄膜制備技術(shù)相比，CVD 技術(shù)制備的薄膜具有結(jié)構(gòu)完整致密、保形覆蓋性好、襯底粘附性好和薄膜分子化學(xué)配比可精確控制等優(yōu)勢，已在集成電路制造中廣泛應(yīng)用于制備SiO2、Si3N4、SiCN、SiON、磷硅玻璃、硼硅玻璃、 硼磷硅玻璃等介質(zhì)薄膜材料，Si、Poly-Si、Ge、SiGe、GaAs、InP、GaN、SiC 等 半 導(dǎo) 體 薄 膜 材料，以及W、Al、Cu、Ti、TiN、金屬硅化物等金屬化薄膜材料。

CMOS 集成電路制造技術(shù)不斷發(fā)展對薄膜制備工藝提出了新的挑戰(zhàn)。 化學(xué)氣相沉積CVD 技術(shù)是集成電路制造中薄膜沉積的重要技術(shù)之一，在介質(zhì)間隙填充、選擇性SiGe 外延、介質(zhì)沉積、金屬柵制備等集成電路制造工藝中發(fā)揮越來越重要的作用。 本文將重點(diǎn)介紹介質(zhì)間隙填充流CVD 和SiGe選擇性外延CVD 兩種工藝技術(shù)， 并討論它們在先進(jìn)集成電路工藝中的應(yīng)用與發(fā)展。

2 CVD 在介質(zhì)間隙填充工藝中的應(yīng)用

介質(zhì)間隙填充是CMOS 集成電路制造中一類重要的介質(zhì)薄膜工藝，主要用于CMOS 晶體管之間以及多層互連金屬層之間的電氣隔離。根據(jù)介質(zhì)填充間隙的用途和質(zhì)量要求不同， 目前常用的CVD技術(shù)有高密度等離子體CVD（High-Density Plasma Chemical Vapor Deposition，HDPCVD）、亞常壓CVD（Sub Atmospheric Chemical Vapor Deposition，SACVD）和流CVD（Flowable Chemical Vapor Deposition，F(xiàn)CVD）等。

HDPCVD 技術(shù)是一種在沉積薄膜的過程中用定向高能離子刻蝕接觸表面的減壓低溫CVD 工藝。 HDPCVD 的沉積刻蝕比（D∶E）典型值為3∶1[4]，D∶E 值越高，沉積速率和硅片產(chǎn)量都會提高；但如果D∶E 值過高，則可能導(dǎo)致無法完全填充間隙而留下空洞。 HDPCVD 可用于淺槽隔離工藝（Shallow Trench Isolation，STI），適用于填充深寬比為3∶1 到4∶1 甚至更高的槽，如圖1 所示。 由于HDPCVD 的沉積溫度較低，也常用于沉積層間介質(zhì)（Inter Layer Dielectric，ILD）、 刻蝕停止層以及低k 介質(zhì)等薄膜材料。

SACVD 技術(shù)主要工作在100～600Torr （1Torr=133.3Pa）或更低的氣壓范圍[5]，常用于低溫保形氧化物沉積以及Si、SiGe 等IV 族半導(dǎo)體外延。SACVD 技術(shù)制備SiO2的一個普遍做法是采用正硅酸乙酯和臭氧（O3）反應(yīng)沉積。 由于O3比O2具有更強(qiáng)的反應(yīng)活性， 因此可在較低的溫度 （如低于550℃）沉積SiO2薄膜，并且具有較高的沉積速率，以及良好的臺階覆蓋性和均勻性。 SACVD 技術(shù)可應(yīng)用于CMOS 邏輯電路ILD （Inter Layer Dielectrics）介質(zhì)沉積，如圖2 所示。 然而，如果要用該技術(shù)沉積無空洞的間隙介質(zhì)，要求間隙的側(cè)壁具有恒定錐度。 若間隙側(cè)壁傾斜角度超過90°，或說呈倒梯形，則很難實(shí)現(xiàn)完全無空洞或縫隙填充。

隨著CMOS 集成電路特征尺寸縮小到28 nm及以下，器件之間的物理隔離變得愈發(fā)困難，窄間距、大深寬比溝槽填充的需求不斷增加，而器件工藝的熱處理預(yù)算卻不斷降低， 對采用CVD 技術(shù)制備高質(zhì)量間隙填充介質(zhì)提出了越來越大的挑戰(zhàn)。應(yīng)用材料公司開發(fā)的FCVD 技術(shù)可很好地解決微小間隙SiO2介質(zhì)填充這一難題。FCVD 技術(shù)沉積SiO2薄膜包括沉積和轉(zhuǎn)化兩個工藝步驟[6]。第一步沉積，采用含Si 的前驅(qū)體三硅胺與活性氧化劑反應(yīng)，產(chǎn)生類流體態(tài)材料，流向間隙底部，實(shí)現(xiàn)自底向上的完全填充沉積；第二步轉(zhuǎn)化，在低于650℃，氧化劑作用下進(jìn)行固化轉(zhuǎn)化和退火處理，打破Si-H、Si-N鍵，使沉積薄膜完全轉(zhuǎn)化為氧化硅。

Kim 等人[6]研究介質(zhì)間隙填充質(zhì)量的影響因素發(fā)現(xiàn)，前驅(qū)體與氧化劑之比對類流體流動性有著重要影響，當(dāng)采用較大的前驅(qū)體流量，薄膜間隙填充效果更好。 在轉(zhuǎn)化階段，影響SiO2薄膜質(zhì)量和穩(wěn)定性的關(guān)鍵工藝參數(shù)包括壓力、 溫度和氣體分壓等。在壓力影響方面，高壓條件下會有更多的氧化劑作用于薄膜相對較長的時間，薄膜密度會增加。 由于O3在硅胺基薄膜中具有更強(qiáng)的反應(yīng)活性， 因此通常在O3氣氛中進(jìn)行固化處理。研究表明，相比單純的高溫固化， 在O3氣氛中采用低溫固化就可獲得均勻致密的介質(zhì)薄膜。

如圖3 所示，F(xiàn)CVD 技術(shù)可用于極端尺寸 （深寬比高達(dá)30∶1）的微小間隙或者具有復(fù)雜輪廓形貌的間隙填充工藝，介質(zhì)材料可完全填充間隙，不產(chǎn)生空洞或縫隙。 圖4 給出了20nm 寬、200nm 深間隙介質(zhì)中碳、氮、氧和硅等元素組分測試結(jié)果，可以看出，SiO2薄膜純度高，雜質(zhì)原子含量不到2%。 這部分歸因于采用了無碳的前驅(qū)體材料。介電擊穿測試表明，對于200nm 厚的FCVD SiO2薄膜，擊穿電壓為8MV，泄漏電流小于1nA@1MV/cm，滿足介質(zhì)電氣隔離的技術(shù)指標(biāo)要求。 FCVD 技術(shù)沉積的SiO2薄膜質(zhì)量高、穩(wěn)定性好，與后續(xù)工藝（如化學(xué)機(jī)械拋光） 兼容性好。 FCVDSiO2薄膜性能可與HDPCVD等技術(shù)相比擬，已成為20nm 及以下工藝節(jié)點(diǎn)介質(zhì)間隙填充的主流技術(shù)。

FCVD 技術(shù)已經(jīng)在先進(jìn)的邏輯集成電路工藝和存儲器工藝中得到重要應(yīng)用。由于CMOS 晶體管尺寸持續(xù)縮小，2D 平面晶體管技術(shù)已在22nm 節(jié)點(diǎn)終結(jié)[9]，取而代之的是可以有效控制短溝道效應(yīng)、寄生電阻和電容的3D 晶體管結(jié)構(gòu)[10]，如14nm 采用的鰭式場效應(yīng)晶體管 （Fin Field Effect Transistor，F(xiàn)inFET）結(jié)構(gòu)。 在非平面半導(dǎo)體FinFET 中，工藝參數(shù)穩(wěn)定性控制變得異常困難。 如圖5 所示，F(xiàn)in的結(jié)構(gòu)由結(jié)隔離和STI 介質(zhì)填充決定，F(xiàn)in 高度均勻性和開口形貌與STI 介質(zhì)的均勻性密切相關(guān)。因此， 介質(zhì)間隙填充質(zhì)量對Fin 結(jié)構(gòu)控制非常關(guān)鍵，并對FinFET 最終性能產(chǎn)生決定性影響[11，12]。

3 CVD 在應(yīng)變硅技術(shù)中的應(yīng)用

CVD 技術(shù)除了用于介質(zhì)薄膜沉積， 也可用于半導(dǎo)體薄膜制備，由于后者的薄膜晶格相對于襯底晶格具有取向生長的特點(diǎn)，因此也稱為半導(dǎo)體薄膜外延生長。外延生長技術(shù)是指向外延爐反應(yīng)室中通入適當(dāng)?shù)姆磻?yīng)源（也稱為前驅(qū)體），在單晶襯底上生長稱為外延層的單晶薄膜材料。 應(yīng)變Si 技術(shù)就是CVD 外延在CMOS 集成電路制造工藝中的典型應(yīng)用之一。 隨著晶體管尺寸縮小到納米級，傳統(tǒng)的柵氧化層已接近1nm 的極限厚度。 這種尺寸縮小趨勢引起晶體管關(guān)斷漏電流和功耗的增加以及載流子遷移率下降等問題。 為此，研究人員發(fā)明了應(yīng)變硅技術(shù)來增強(qiáng)CMOS 集成電路溝道材料的應(yīng)變，以克服因晶體管微縮引起的載流子遷移率降低問題，增強(qiáng)晶體管驅(qū)動能力。

工藝誘導(dǎo)應(yīng)變是亞90nm CMOS 集成電路制造中應(yīng)變工程的主要方法[14-20]，通過CVD 選擇性外延生長SiGe 和SiC 薄膜材料來增強(qiáng)CMOS 晶體管溝道應(yīng)變，以提高載流子遷移率。對PMOS 晶體管，壓應(yīng)變可增加空穴遷移率；對NMOS 晶體管，張應(yīng)變可增加電子遷移率。在PMOS 的源區(qū)和漏區(qū)選擇性外延生長SiGe 薄膜可給晶體管施加壓應(yīng)變， 由于SiGe 的晶格常數(shù)比Si 的大， 因此外延薄膜會給晶體管溝道施加壓應(yīng)力，以提高空穴遷移率。同理，對NMOS，采用源/漏區(qū)選擇性外延生長SiC 薄膜。 由于SiC 的晶格常數(shù)比Si 小， 因此外延薄膜會給晶體管溝道施加張應(yīng)力，以提高電子遷移率。下面，本文將以SiGe 選擇性外延為例簡要介紹CVD 外延在CMOS 集成電路制造工藝中的應(yīng)用。

根據(jù)反應(yīng)前驅(qū)體物態(tài)不同，外延生長技術(shù)可分為氣相外延、液相外延和固相外延。其中，氣相外延可看作是一種生長單晶薄膜材料的特殊CVD 技術(shù)。 在源區(qū)和漏區(qū)Si 上外延生長SiGe 單晶薄膜，使之對Si 產(chǎn)生應(yīng)力， 滿足這一要求的通常有分子束外延技術(shù)和氣相外延生長技術(shù)。盡管分子束外延技術(shù)可以獲得優(yōu)良的界面質(zhì)量控制， 甚至可用于Ge 的選擇性外延生長， 但其較低的生長速率不適合于大批量生產(chǎn)。 因此，氣相外延生長技術(shù)成為產(chǎn)業(yè)上選擇性外延的最佳技術(shù)方案。

SiGe 選擇性外延生長是指薄膜材料僅生長在暴露的Si 表面區(qū)域， 而不會在圖形化介質(zhì)上或掩膜層上進(jìn)行生長。 為了在圖形化溝槽底部Si 表面外延生長高質(zhì)量的SiGe 薄膜， 通常需要采用低壓工藝， 前面提到的SACVD 技術(shù)可滿足這一需求。SACVD 也稱為減壓CVD （Reduced Pressure CVD，RPCVD），具有薄膜生長速率較高、工藝設(shè)備較為簡單和易維護(hù)等優(yōu)點(diǎn)。 進(jìn)入二十一世紀(jì)以后，隨著應(yīng)變硅技術(shù)的興起，SACVD 技術(shù)獲得了長足發(fā)展，已成為集成電路生產(chǎn)中SiGe 薄膜選擇性外延生長的主流技術(shù)[21]。

在SiGe 薄膜的選擇性外延工藝過程中， 可用于生長Si 的前驅(qū)體包括SiH4、Si2H6、SiH2Cl2（簡寫為DCS）、SiHCl3和SiCl4；可用于生長Ge 的前驅(qū)體包括GeH4和Ge2H6，并經(jīng)H2稀釋至一定濃度。 如需要P 型或N 型摻雜， 則可使用的摻雜劑分別為經(jīng)H2稀釋的B2H6和PH3（或AsH3）。對應(yīng)于Si 的前驅(qū)體為DCS， 對應(yīng)于Ge 的前驅(qū)體為10%GeH4與H2混合物。 選擇性刻蝕劑為HCl，載氣為H2。 采用DCS 為前驅(qū)體反應(yīng)生成Si 的化學(xué)反應(yīng)方程式為：

GeH4 分解得到Ge 的化學(xué)反應(yīng)方程式為：

CVD 選擇性外延關(guān)鍵工藝步驟如圖6 所示[22]：

（1）用H2和HCl 氣體清潔反應(yīng)室；

（2）將待生長的晶圓送入反應(yīng)室中，并原位處理去除晶圓表面有機(jī)物和顆粒沾污；

（3）將晶圓加熱至烘烤溫度以去除表面自然氧化物；

（4）降溫至外延生長溫度，然后通入含有Si、Ge和摻雜劑元素的前驅(qū)體，外延生長所需薄膜；

（5）通入H2吹走多余的反應(yīng)氣體和反應(yīng)副產(chǎn)物；

（6）在冷卻過程之后取出晶圓。

對于SiGe 外延薄膜， 主要關(guān)注的性能指標(biāo)包括Ge 組分、生長速率、應(yīng)力、雜質(zhì)摻雜等。 在Ge 組分和SiGe 薄膜生長速率方面，Ge 組分不僅決定著SiGe 薄膜應(yīng)變大小， 而且對薄膜材料質(zhì)量有非常大的影響。 由于薄膜是在凹槽內(nèi)生長的，因此凹槽的形狀影響著Ge 原子的結(jié)合效率[22-24]。 溫度、壓力等生長參數(shù)與生長速率和Ge 組分的關(guān)系已經(jīng)進(jìn)行了全面系統(tǒng)的研究[22，25]，生長溫度的升高會提高薄膜的生長速率，但另一方面又會降低Ge 原子的結(jié)合效率，如表1 所示。 此外，SiGe 生長速率還與反應(yīng)室氣流壓力、總氣流量、前驅(qū)體的濃度、HCl 刻蝕氣體的流量等生長工藝參數(shù)有關(guān)[24]。 另一方面，Ge 的濃度與凹槽形狀結(jié)構(gòu)及暴露的Si 表面大小有密切關(guān)系。 研究表明，SiGe 選擇性外延薄膜的生長速率會隨著Si 暴露區(qū)域面積的增大而增加[24]。

表1 不同生長溫度下的SiGe 選擇性外延生長速率及Ge 組分[22]Table 1 Selective epitaxial growth rate and Ge composition of SiGe at different growth temperatures

在摻雜方面， 為了降低源漏區(qū)的接觸電阻，必須進(jìn)行重?fù)诫s。在SiGe 薄膜外延生長過程中，將H2稀釋的B2H6用于P 型外延原位摻雜。 所謂原位摻雜是指將雜質(zhì)原子（如B 原子）在外延生長過程中直接摻入到外延薄膜中。原位摻雜B 原子已經(jīng)在替代位置，因此不必再進(jìn)行后續(xù)熱退火處理。 B 摻雜的SiGe 薄膜材料電阻率可低至1.02×10-3Ωcm，P摻雜的SiGe 薄膜材料電阻率可低至9.75×10-4Ωcm[22]。 研究表明，摻雜元素種類及含量對SiGe 選擇性外延生長速率有顯著影響， 從不摻雜到重?fù)诫s，B 摻雜SiGe 的生長速率提高一倍， 而P 摻雜SiGe 的生長速率降低一半[25]。 Ge 的組分與生長速率的表現(xiàn)恰好是相反的， 也就是說，B 重?fù)诫s引起的生長速率變化會導(dǎo)致Ge 組分的顯著降低， 而P摻雜則導(dǎo)致Ge 組分顯著提高。

在薄膜應(yīng)力調(diào)控方面，Ge 組分是決定源/漏區(qū)應(yīng)變大小的直接因素。 然而，由于存在應(yīng)變馳豫現(xiàn)象[26，27]，Ge 組分的增加不一定導(dǎo)致應(yīng)力的增大。 從工藝技術(shù)角度講， 要制備高Ge 含量、 高應(yīng)變的SiGe 薄膜材料，必須采用低溫、高速生長模式或者改變其他工藝條件以提高外延薄膜的臨界厚度，從而增大薄膜應(yīng)變量。 研究表明，700℃下生長的Si0.8Ge0.2薄膜，在厚度不超過30nm 時，基本不發(fā)生應(yīng)變馳豫[28]。 摻雜是影響應(yīng)力大小的重要因素之一，B 的摻雜會減小SiGe 的晶格常數(shù)， 從而減小SiGe 薄膜的應(yīng)變， 這種現(xiàn)象被稱為 “應(yīng)變補(bǔ)償效應(yīng)”[29，30]。 當(dāng)B 摻雜濃度為1×1020原子/cm3時，SiGe薄膜的應(yīng)變補(bǔ)償較弱；而當(dāng)B 摻雜濃度大于4×1020原子/cm3時，應(yīng)變量將減小33%，導(dǎo)致器件性能明顯退化[26]。此外，當(dāng)B 摻雜濃度過高時，SiGe 薄膜可能變成多晶或非晶態(tài)[29]。 由此可見，各外延生長工藝條件對SiGe 薄膜組分和應(yīng)力大小的影響交織迭加，工藝控制難度非常大。

4 CVD 在CMOS 集成電路制造工藝中的應(yīng)用展望

摩爾定律的延續(xù)和先進(jìn)CMOS 集成電路制造工藝的發(fā)展對薄膜制備技術(shù)提出了新的挑戰(zhàn)，更細(xì)的線條、更薄的膜厚度和更窄的間距要求更大的深寬比填充能力，精確的組分、厚度和摻雜控制水平以及優(yōu)良的薄膜材料質(zhì)量等。 CVD 技術(shù)的特點(diǎn)、優(yōu)勢及批量生產(chǎn)能力將使之在介質(zhì)間隙填充、選擇性外延、金屬柵及金屬互連等薄膜工藝方面發(fā)揮越來越重要的作用。本文重點(diǎn)介紹了用于CMOS 集成電路制造工藝中介質(zhì)間隙填充和應(yīng)變Si 技術(shù)的CVD薄膜制備技術(shù)。

對于介質(zhì)間隙填充工藝，F(xiàn)CVD 技術(shù)通過產(chǎn)生類流體態(tài)材料，流動填充間隙，實(shí)現(xiàn)自底向上的完全無空洞的介質(zhì)填充， 適用于寬度<7nm 的極窄間隙，或深寬比>30∶1 的極端間隙填充工藝。 FCVD 技術(shù)已廣泛應(yīng)用于2x nm 及以下工藝節(jié)點(diǎn)的存儲器和CMOS 邏輯電路中STI、ILD 等關(guān)鍵工藝，并將在先進(jìn)制程中繼續(xù)發(fā)揮不可替代的作用。但同時應(yīng)當(dāng)注意，F(xiàn)CVD 技術(shù)需要采用退火工藝完成從初始硅胺基沉積物到高純SiO2介質(zhì)的轉(zhuǎn)化。 隨著晶體管尺寸微縮，對高溫工藝的耐受性越來越嚴(yán)苛，這將對FCVD 技術(shù)的適用性提出挑戰(zhàn)。 為此，有研究[31]指出需開發(fā)新的前驅(qū)體材料，以獲得更好的沉積效果，從而降低對退火工藝的依賴性。另一方面，需要繼續(xù)優(yōu)化轉(zhuǎn)化工藝，使之在較低溫度下就能獲得高質(zhì)量SiO2介質(zhì)。 比如，Yeh[32]研究發(fā)現(xiàn)，采用高壓條件處理沉積薄膜，可以獲得更低的氮雜質(zhì)濃度和更好的薄膜應(yīng)力控制。

在應(yīng)變硅技術(shù)應(yīng)用中，自65nm CMOS 工藝節(jié)點(diǎn)以來， 半導(dǎo)體行業(yè)已將應(yīng)變硅技術(shù)廣泛應(yīng)用于CMOS 集成電路制造中，并且此后在每個工藝節(jié)點(diǎn)都采用了不同的應(yīng)變硅技術(shù)。本文介紹了CMOS 晶體管的SiGe 選擇性外延生長技術(shù)以及薄膜質(zhì)量控制方法， 重點(diǎn)分析了生長工藝條件對SiGe 薄膜生長速率、Ge 組分、應(yīng)力和摻雜特性的影響。 隨著柵極間距的減小，溝道外的應(yīng)力產(chǎn)生機(jī)制（如源/漏區(qū)選擇性外延SiGe 和SiN 鈍化層等） 的有效性會降低。 因此在更先進(jìn)的工藝節(jié)點(diǎn)上，研究人員開發(fā)出直接采用Ge 或含Ge 溝道材料的應(yīng)變工藝技術(shù)，從而滿足晶體管尺寸微縮對載流子遷移率的要求。目前臺積電公司最先進(jìn)的CMOS 量產(chǎn)工藝就分別采用Si 和SiGe 外延材料作為NMOS 和PMOS 晶體管的應(yīng)變溝道材料。 有研究報道，盡管目前SiGe外延材料還存在大量界面態(tài)缺陷， 但SiGe 溝道nFinFET 晶體管已展現(xiàn)出良好的關(guān)斷特性[33]。 未來隨著SiGe 外延材料質(zhì)量改善，有可能取代Si 實(shí)現(xiàn)雙SiGe 溝道CMOS 集成電路。 為此，SiGe CVD 外延技術(shù)將迎來新的挑戰(zhàn)和機(jī)遇。