顧 明，常 紅，黃少卿，陳海濤

（1.中科芯集成電路有限公司，江蘇無錫 214072；2.揚州大學物理科學與技術學院，江蘇揚州 225600）

1 引言

隨著集成電路工藝尺寸的縮小，芯片內(nèi)部的時鐘頻率增大，數(shù)據(jù)傳輸速度也越來越快，為了保證數(shù)據(jù)傳輸?shù)男盘柾暾裕瑢π盘柹仙龝r間和下降時間的要求也越來越嚴格[1-4]。以eUSB2.0（Embedded Universal Serial Bus 2.0）為例，在Low Speed和Full Speed模式下，輸出波形的上升和下降時間必須保證在2~6 ns，意味著輸出驅(qū)動電路轉(zhuǎn)化速率（Slew Rate,SR）的設計應盡量與工藝、電源電壓和溫度（Process,Voltage and Temperature,PVT）弱相關[5-6]。工藝尺寸縮小的同時也導致芯片的工作電壓越來越低，雖然目前CPU的工作電壓已經(jīng)低于1.2 V，但是眾多通信協(xié)議里的標準電平遠遠高于CPU工作電壓，比如USB2.0的標準電平為3.3 V，遠遠高于CPU電平。為了保證外界和CPU間的良好通訊，設計一種具有恒定轉(zhuǎn)換速率的低電壓輸出電路就變得尤為重要。

目前對輸出波形如何獲得穩(wěn)定的SR已有許多設計方案。其中一類方案是對輸出阻抗進行PVT補償，大體上分為模擬補償[7]和數(shù)字補償[7-8]兩種方式。模擬補償?shù)幕竟ぷ髟砭褪峭ㄟ^采集與輸出阻抗相關的信號，利用運放與設定的值進行比較，最后反饋調(diào)節(jié)輸出MOS管Gate電壓從而調(diào)節(jié)輸出阻抗，以達到補償效果。而數(shù)字補償與模擬補償類似，它將運放改成比較器，通過控制輸出MOS的個數(shù)從而調(diào)節(jié)輸出阻抗，來達到補償效果。MALKOV等人對PVT補償方案的研究做了系統(tǒng)總結[9]。第二類方案是引入反饋電容和恒流源，SHIN等人引入反饋電容后發(fā)現(xiàn)，反饋使得輸出的SR參數(shù)只與電流大小和反饋電容有關，而與其他因素無關[10]，從而大大減小了PVT和負載對SR的影響，提升了輸出的穩(wěn)定性。

本文在SHIN等人提出引入反饋電容電路的基礎上做了進一步的改進，提出了一種在混合電壓下工作并且能夠提供穩(wěn)定的SR輸出波形的電路結構。

2 電路設計與分析

傳統(tǒng)輸出電路結構如圖1所示，通過調(diào)控預驅(qū)動電路輸出沿口的快慢，調(diào)節(jié)最后驅(qū)動電路輸出的上升時間和下降時間以調(diào)節(jié)SR，也可以通過調(diào)控輸出阻抗的大小來對SR進行調(diào)節(jié)。傳統(tǒng)輸出電路的優(yōu)點是電路結構簡單，缺點是對PVT和輸出負載較為敏感，環(huán)境的變化會使上升時間和下降時間的變化范圍大。

圖1 傳統(tǒng)輸出電路

本文提出的一種新型輸出電路結構如圖2所示，電路包括預驅(qū)動電路、反饋電容和驅(qū)動電路3個部分。

圖2 新型輸出電路結構

當輸入IN從高電平跳變到低電平時，IN經(jīng)過兩級反相器分別產(chǎn)生INN和INP信號，所以INN會從低電平跳變到高電平，INP會從高電平跳變到低電平。此時傳輸門TG0打開，TG1關閉。對于MN1的預驅(qū)動電路來說，MP3關閉，MN3打開，節(jié)點UP的電平等于GND，MN1關閉。對于MN0的預驅(qū)動電路來說，MP2打開，MN2關閉。電流源I0給MN0的柵極電容充電，節(jié)點DW的電平將從0 V開始上升。當DW達到MN0的開啟電壓VTN時，MN0開啟并處于飽和區(qū)，流過MN0的電流增大，輸出節(jié)點OUT電平開始下降，流過反饋電容的電流開始增加。當流過反饋電容的電流等于電流源I0的電流時，節(jié)點DW電壓穩(wěn)定在固定電平，使得MN0的灌電流等于電容的電流，此時輸出節(jié)點OUT電壓以恒定的轉(zhuǎn)換速率下降。根據(jù)電容的電流-電壓公式可得到：

隨著輸出節(jié)點OUT電平的下降，MN0將會進入線性區(qū)，此時節(jié)點DW電壓脫離固定電平繼續(xù)上升，反饋電容CR上的電流減小，輸出OUT緩慢降低至GND。

假設下降波形的過渡階段可以忽略不記，輸出的下降波形的轉(zhuǎn)換速率Sr為：

設下降時間定義為輸出波形從0.8Vcc下降到0.2 Vcc所需的時間Tf，可以推導出下降時間為：

由此可見，下降波形的轉(zhuǎn)換速率Sr和下降時間Tf只與電流源的電流大小I0和反饋電容值Cr有關。

同理當輸入IN從低電平跳變到高電平時，INN會從高電平跳變到低電平，INP會從低電平跳變到高電平。傳輸門TG0關閉，傳輸門TG1打開。對于MN0的預驅(qū)動電路來說，MP2關閉，MN2打開，節(jié)點DW的電平等于GND，所以MN0關閉。對于MN1的預驅(qū)動電路來說，MP3打開，MN3關閉，同時MP1關閉，MN4打開。在電流漏I1的作用下，節(jié)點FB的電平將從3.3 V開始下降。當FB下降到（3.3－VTP）時，MP0打開，UP電平開始上升，因為共漏極放大器中的輸入和輸出為同相信號，所以OUT電平跟隨UP開始上升（在輸出緩沖器中MN1和負載構成了共漏極放大器結構，而OUT和UP分別是共漏極放大器中的輸出和輸入信號），最終流過反饋電容的電流開始增加。當流過反饋電容的電流等于電流漏I1的電流時，F(xiàn)B將會保持在固定的電平，使得MP0相當于一個電流源對UP節(jié)點進行充電，因此節(jié)點UP的電平將以恒定的轉(zhuǎn)換速率上升，而OUT跟隨UP信號變化，從而OUT也將以恒定的轉(zhuǎn)換速率上升。因此根據(jù)電容的電流-電壓公式可得：

假設上升波形的過渡階段可以忽略不記，上升波形的Sr為：

假設上升時間定義為輸出波形從0.2Vcc上升到0.8Vcc所需的時間Tr，上升時間為：

由此可見，上升波形的轉(zhuǎn)換速率Sr只與電流漏的電流大小I1和反饋電容值Cr有關。

通過上面對電路的分析發(fā)現(xiàn)，輸出波形不管是上升波形還是下降波形，其轉(zhuǎn)換速率僅僅與反饋電容和流過的電流有關，與其他因素無關，大大地減少了環(huán)境因素和負載變化對輸出的影響。

3 仿真與討論

電路關鍵節(jié)點的Hspice仿真波形如圖3所示，從圖中發(fā)現(xiàn)當輸出節(jié)點OUT處于下降沿口時，此時DW節(jié)點的電壓處于相對穩(wěn)定的值，MN0相當于電流漏，輸出節(jié)點OUT從高電平向低電平線性下降，所以下降過程中其SR為固定值。當輸出波形處于上升沿口時，F(xiàn)B節(jié)點的電壓處于相對穩(wěn)定的值，MP0相當于電流源，節(jié)點UP從低到高線性上升，輸出節(jié)點OUT跟隨著UP節(jié)點線性上升，所以上升過程中其SR也為固定值。由此可見仿真結果與電路分析相吻合。

圖3 關鍵節(jié)點的Hspice仿真波形

負載從20 pF變化到80 pF的Hspice仿真波形如圖4所示，從圖中看到，當負載變化時，傳統(tǒng)電路輸出波形的上升時間和下降時間發(fā)生了明顯變化，而本文提出的電路的上升時間和下降時間基本上不會隨著負載的變化而變化。

圖4 不同負載情況下的Hspice仿真波形

負載變化對輸出上升/下降時間的影響如表1所示。負載從20 pF到80 pF變化時，傳統(tǒng)電路的上升時間變化了3.8 ns，變化率為316.7%，而新型電路的上升時間僅變化了0.6 ns，變化率為27.3%。對于下降時間，傳統(tǒng)電路變化了6.4 ns，變化率為290.9%，而新型電路的下降時間僅變化了1.3 ns，變化率為33.3%。

表1 不同負載情況下的上升時間/下降時間

不同PVT的Hpice仿真波形如圖5所示。從圖中可見，不同PVT情況下，傳統(tǒng)電路輸出波形沿口的變化要遠遠大于新型電路輸出波形沿口的變化。

圖5 不同PVT情況下的Hspice仿真波形

PVT變化對輸出上升/下降時間的影響如表2所示。TT工藝角（NMOS-Typical Corner&PMOS-Typical Corner）下，傳統(tǒng)電路的上升時間和下降時間分別變化了2.4 ns和2.8 ns，而新型電路的上升時間和下降時間僅變化了0.8 ns和0.7 ns。SS工藝角（NMOS-Slow Corner&PMOS-Slow Corner）下，傳統(tǒng)電路的上升時間和下降時間分別變化了3.0 ns和3.9 ns，而新型電路的上升時間和下降時間僅變化了0.8 ns和0.7 ns。FF工藝角（NMOS-Fast Corner&PMOS-Fast Corner）下，傳統(tǒng)電路的上升時間和下降時間分別變化了2.0 ns和2.0 ns，而新型電路的上升時間和下降時間僅變化了0.8 ns和0.8 ns。在不同PVT情況下，新型輸出緩沖器的上升時間和下降時間變化率分別為54.5%和68.3%，而傳統(tǒng)電路的上升時間和下降時間變化率分別為200%和131.3%，所以新型輸出緩沖器在不同PVT條件下的性能優(yōu)于傳統(tǒng)電路。

表2 不同PVT情況下的上升時間/下降時間變化

4 結論

通過Hspice的仿真結果可以得到，本文所提出的輸出緩沖器電路結構實現(xiàn)了3.3 V電平轉(zhuǎn)1.8 V電平的低壓輸出。在不同的PVT情況下，輸出的上升時間和下降時間僅僅變化了1.2 ns和2.8 ns；在不同負載的情況下，上升時間和下降時間僅僅變化了0.6 ns和1.3 ns。輸出波形沿口的變化完全滿足USB和eUSB接口的規(guī)格書內(nèi)容要求，本文為接口驅(qū)動電路的設計提供了一個重要參考實例。