劉 佩，惠 鋒

（無錫中微億芯有限公司，江蘇無錫 214072）

1 引言

FPGA設(shè)計(jì)流程包括綜合、裝箱、布局、布線、碼流生成等環(huán)節(jié)，而這一切的基礎(chǔ)是綜合。FPGA綜合的主要目的是將用硬件描述語言（Hardware Description Language,HDL）描述的電路設(shè)計(jì)轉(zhuǎn)換成邏輯網(wǎng)表并進(jìn)行優(yōu)化，主要包括HDL語言解析、寄存器級(jí)（Resistor Transistor Logic,RTL）網(wǎng)表轉(zhuǎn)換、邏輯優(yōu)化和目標(biāo)映射4個(gè)部分。

FPGA設(shè)計(jì)工具的開發(fā)存在諸多難點(diǎn)，比如需處理的輸入數(shù)據(jù)龐大且復(fù)雜，人工生成測(cè)試?yán)龑?duì)綜合結(jié)果進(jìn)行功能驗(yàn)證將耗費(fèi)大量時(shí)間和人力物力[1]。因此，提出一種有效的測(cè)試?yán)詣?dòng)生成方法來輔助優(yōu)化FPGA綜合效果是很有意義的，可以加快軟件的開發(fā)速度，提高軟件的質(zhì)量。目前已有一些測(cè)試?yán)詣?dòng)生成方法，例如通過XML（Extensible Markup Language）定義功能來描述生成RTL代碼的測(cè)試?yán)煞椒╗2]，還有對(duì)于已經(jīng)完成RTL功能描述并采用自動(dòng)生成激勵(lì)信號(hào)對(duì)其進(jìn)行功能驗(yàn)證的方法。過去一二十年對(duì)數(shù)字系統(tǒng)設(shè)計(jì)測(cè)試自動(dòng)化的研究和開發(fā)，側(cè)重于對(duì)數(shù)字系統(tǒng)設(shè)計(jì)的正確性予以驗(yàn)證[3]，目前鮮有輔助FPGA設(shè)計(jì)工具開發(fā)的測(cè)試?yán)詣?dòng)生成方法。本文提出了一種優(yōu)化FPGA綜合效果的測(cè)試?yán)詣?dòng)生成方法。

2 邏輯優(yōu)化介紹

FPGA設(shè)計(jì)平臺(tái)全流程重要的指標(biāo)包括電路延時(shí)、面積與功耗、布通率以及運(yùn)行時(shí)間。其中FPGA綜合的關(guān)鍵為邏輯優(yōu)化，其作用是將電路進(jìn)行分解，以滿足查找表（Look up Table，LUT）輸入的要求，包含合并冗余節(jié)點(diǎn)、刪除無效節(jié)點(diǎn)、節(jié)點(diǎn)分解等步驟，其目標(biāo)是在保持電路邏輯等價(jià)的前提下，根據(jù)用戶約束平衡面積、時(shí)序以及功耗。

2.1 基本概念的定義

功能確定的數(shù)字電路，其輸出、輸入間的關(guān)系可抽象為邏輯函數(shù)?！俺朔e項(xiàng)之和（Sum of Product,SOP）”是常用的邏輯函數(shù)表示方法，其中變量的相乘、相加分別和邏輯“與”、邏輯“或”等操作對(duì)應(yīng)，每個(gè)乘積項(xiàng)的變量組合均可使邏輯函數(shù)輸出為1，且原變量與反變量不會(huì)同時(shí)在一個(gè)乘積項(xiàng)中出現(xiàn)。式（1）即為SOP形式的1個(gè)3變量邏輯函數(shù)，abc、ab′c′、bc′均為1個(gè)乘積項(xiàng)。若乘積項(xiàng)包含所有輸入變量，便將其稱為最小項(xiàng)（Minterm）[4]，式（1）中的abc即為1個(gè)最小項(xiàng)。

N個(gè)布爾變量定義一個(gè)N維的布爾空間（Boolean Space），其中存在2N個(gè)最小項(xiàng)。若一個(gè)邏輯函數(shù)包含2N個(gè)最小項(xiàng)，則這個(gè)邏輯函數(shù)包含了100%的N維布爾空間[5]。式（2）即為一個(gè)包含100%三維布爾空間的邏輯函數(shù)，其中包含三維布爾空間所有的8個(gè)最小項(xiàng)。

2.2 邏輯優(yōu)化方法介紹

邏輯綜合是將電路的RTL級(jí)描述轉(zhuǎn)換成優(yōu)化的門級(jí)網(wǎng)表的過程。目前有多種完備的算符集來表示任意門級(jí)網(wǎng)表，比如基于與、或、非的傳統(tǒng)布爾邏輯（Traditional Boolean,TB），以及探索用不同的數(shù)據(jù)結(jié)構(gòu)來表達(dá)和優(yōu)化邏輯函數(shù)（Boolean Function），具體表現(xiàn)形式為BDD（Binary Decision Diagrams）[6]，AIG（And-Inverter Graphs）[7]和MIG（Majority-Inverter Graph）等[8]。對(duì)現(xiàn)有綜合技術(shù)的擴(kuò)展以及新技術(shù)的開發(fā)在文獻(xiàn)[9]中也有更多詳細(xì)描述。

多層次邏輯優(yōu)化存在多種基本方法[10]，如代數(shù)邏輯優(yōu)化（Algebraic Logic Optimization）、布爾邏輯優(yōu)化（Boolean Logic Optimization）和布爾函數(shù)分解（Decomposition of Boolean Functions）。有學(xué)者提出關(guān)于多層次邏輯優(yōu)化的4個(gè)方面的算法[11]，分別是：分解邏輯函數(shù)（Factoring Logic Function）、簡化邏輯函數(shù)（Simplification of Logic Functions）、全局相位分配（Global Phase Assignment）和 時(shí) 序 優(yōu) 化（Timing Optimization）。由上述方法衍生的方法還有利用MIGs研究序列優(yōu)化[12]、網(wǎng)絡(luò)重構(gòu)、節(jié)點(diǎn)最小化[13]等。

代數(shù)邏輯優(yōu)化指對(duì)邏輯表達(dá)式執(zhí)行代數(shù)操作，包括分解、提取、因式分解、置換和消去。

布爾邏輯優(yōu)化和布爾函數(shù)分解是指處理由布爾空間構(gòu)成的相關(guān)輸出無關(guān)項(xiàng)，達(dá)到簡化邏輯表達(dá)式的目的。

上述方法都是邏輯優(yōu)化的重要方式，并且可以同時(shí)使用，或者在優(yōu)化過程分階段使用，而測(cè)試?yán)詣?dòng)生成技術(shù)可以更高效地對(duì)各優(yōu)化策略進(jìn)行評(píng)估，達(dá)到輔助開發(fā)的目的。

3 測(cè)試?yán)詣?dòng)生成流程介紹

3.1 主要功能介紹

本文介紹的測(cè)試?yán)詣?dòng)生成工具主要功能如下。

1)自動(dòng)測(cè)試?yán)晒ぞ呓邮苋缦聟?shù)。

(a)PI_cnt：輸入信號(hào)的個(gè)數(shù)。

(b)PO_cnt：輸出信號(hào)的個(gè)數(shù)。

(c)LgLv_cnt：最高邏輯層級(jí)。

(d)Fanout_max：最高扇出個(gè)數(shù)的限制。

(e)ExprV_max：邏輯表達(dá)式中“與”最大變量數(shù)。

(f)ExpTerm_max：邏輯表達(dá)式中“或”最大變量個(gè)數(shù)。

(g)B_cnt：注入布爾空間表達(dá)式的個(gè)數(shù)。

(h)Dim_max：注入布爾空間最大維數(shù)。

(i)Seq_ctrl：控制是否加入時(shí)序邏輯。

(j)Arithm_ctrl：控制是否加入算數(shù)單元。

2)可以隨機(jī)生成純組合邏輯測(cè)試?yán)┐鷶?shù)型優(yōu)化策略的測(cè)試。

3)在隨機(jī)生成的組合邏輯上，注入可控規(guī)模的由布爾空間構(gòu)成的輸出“無關(guān)項(xiàng)”或“冗余項(xiàng)”，供布爾型優(yōu)化策略測(cè)試。

4)在測(cè)試?yán)刑砑訒r(shí)序邏輯，供時(shí)序驅(qū)動(dòng)優(yōu)化策略的測(cè)試。

5)在測(cè)試?yán)刑砑铀銛?shù)運(yùn)算單元和數(shù)據(jù)總線結(jié)構(gòu)，供算數(shù)單元的綜合、優(yōu)化策略的測(cè)試。

3.2 測(cè)試?yán)闪鞒探榻B

基于布爾優(yōu)化和代數(shù)型優(yōu)化兩種形式，測(cè)試?yán)詣?dòng)生成流程分為兩種模式，一種是純隨機(jī)生成的組合邏輯測(cè)試?yán)脕頊y(cè)試代數(shù)型優(yōu)化，當(dāng)然，其中也會(huì)包含可布爾優(yōu)化的空間，但不明顯，所以為了達(dá)到測(cè)試布爾優(yōu)化的目的就需要使用另外一種模式，這種模式指的是有意識(shí)地在測(cè)試?yán)凶⑷肟杀徊紶栃蛢?yōu)化的布爾空間。測(cè)試?yán)话憧墒褂谜Z言有Verilog和VHDL，本文測(cè)試?yán)纳刹捎肰erilog語言。

測(cè)試?yán)闪鞒陶f明如下。

根據(jù)Verilog語法，將測(cè)試?yán)譃閹讉€(gè)模塊，然后按照需求決定是否使用。模塊分為必選模塊和可選模塊。必選模塊包括module申明模塊、變量例化模塊和module結(jié)束模塊。module申明模塊主要用來申明module名字，格式如下：“module moduleName”；變量例化模塊主要用來申明輸入輸出變量，格式如下：“input A,B,C;output F1,F2;”；該處具體格式取決于Verilog版本，1995版本和2001版本存在些許差別；module結(jié)束模塊則只有“endmodule”。

可選模塊包括變量申明模塊和語句執(zhí)行塊。變量申明模塊顧名思義即用來申明中間變量；語句執(zhí)行塊是整個(gè)生成方法的主體。根據(jù)Verilog語法，語句執(zhí)行塊組成存在幾種可能供選擇：

1)是否只生成純組合邏輯塊；

2)是否添加其他模塊測(cè)試?yán)?，如算?shù)運(yùn)算單元；

3)是否添加always語句塊；

4)添加always語句塊后是否添加if/case語句塊。測(cè)試?yán)Y(jié)構(gòu)示意圖如圖1所示。

圖1 測(cè)試?yán)Y(jié)構(gòu)示意圖

3.3 純隨機(jī)組合邏輯生成說明

生成純隨機(jī)組合邏輯測(cè)試?yán)龝r(shí)，通過可控變量控制組合邏輯的規(guī)模，可控變量包括輸入輸出變量個(gè)數(shù)、邏輯層數(shù)，該參數(shù)可用來控制Logic Level，創(chuàng)建語句執(zhí)行塊步驟如下。

1)根據(jù)PI_cnt和PO_cnt，生成輸入輸出變量列表，將輸入輸出變量列表中所有變量放入可選變量列表中。

2)生成L級(jí)邏輯層級(jí)的邏輯表達(dá)式，L=LgLv_cnt。從m=1到m=L，生成第m層級(jí)的邏輯表達(dá)式，具體過程如下。

(a)將輸入變量PI列表中所有變量加入到可選變量列表VarList中。

(b)從VarList中選N個(gè)變量，要求：N≤PI_cnt且N≤ExprV_max。

(c)從（b）選出的N個(gè)變量中，隨機(jī)選出n≤N個(gè)變量，生成一個(gè)邏輯“與”的項(xiàng)，每個(gè)變量在該項(xiàng)中的相位隨機(jī)取正相或反相。

(d)按照（c）中的方法，生成K個(gè)這樣邏輯“與”的項(xiàng)，要求：K≤ExprTerm_max。

(e)將K個(gè)“與”的項(xiàng)，做邏輯“或”，生成m=i層級(jí)的邏輯表達(dá)式Wi，即SOP（Sum of Products）的形式。

(f)生成R個(gè)這樣的邏輯表達(dá)式，即在m=i層級(jí)生成了R個(gè)邏輯表達(dá)式。R是隨機(jī)產(chǎn)生的數(shù)字。

(g)將R個(gè)新生成的邏輯函數(shù)WiR加入到可選變量列表VarList中。

(h)重復(fù)（b）~（g）的操作，生成m=2到m=L-1的邏輯表達(dá)式。在（b）中添加要求：保證N個(gè)變量中最少存在上一層級(jí)（m=i－1）中生成的R個(gè)邏輯函數(shù)中的一個(gè)。

(i)重復(fù)（b）~（g）的操作，生成m=L的邏輯表達(dá)式。在（b）中添加要求：保證N個(gè)變量中最少存在上一層級(jí)（m=L－1）中生成的R個(gè)邏輯函數(shù)中的一個(gè)。同時(shí)對(duì)（f）添加要求：R=PO_cnt。

3)將m=L層級(jí)生成的R個(gè)邏輯函數(shù)Wi對(duì)應(yīng)輸出給PO_cnt個(gè)輸出變量。

4)測(cè)試?yán)傻淖詈筮M(jìn)行校驗(yàn)，若存在未使用的變量，會(huì)按照相同的規(guī)則添加在最后一個(gè)輸出變量的后面，構(gòu)成SOP。

該方法可以通過控制輸入輸出參數(shù)個(gè)數(shù)和邏輯層級(jí)來達(dá)到預(yù)估測(cè)試?yán)?guī)模的目的，可以比較明顯地比較代數(shù)型優(yōu)化的效果，較好地驅(qū)動(dòng)對(duì)于代數(shù)型優(yōu)化策略的優(yōu)化效果。

3.4 注入布爾空間說明

同樣關(guān)于面積優(yōu)化的還有布爾型優(yōu)化，即處理由布爾空間構(gòu)成的輸出“無關(guān)項(xiàng)”或“冗余項(xiàng)”，達(dá)到優(yōu)化面積的效果，所以本文的測(cè)試?yán)煞椒ㄒ部梢宰⑷肟煽匾?guī)模的可被布爾型優(yōu)化的布爾空間，達(dá)到測(cè)試布爾型優(yōu)化的目的。

測(cè)試布爾型優(yōu)化的語句執(zhí)行塊思路與測(cè)試代數(shù)型優(yōu)化相似，不同之處在于是否注入可布爾優(yōu)化的邏輯部分，即有目的性地創(chuàng)建由布爾空間構(gòu)成的輸出“無關(guān)項(xiàng)”或“冗余項(xiàng)”的組合邏輯表達(dá)式。注入可布爾優(yōu)化語句執(zhí)行塊步驟與生成純隨機(jī)組合邏輯測(cè)試?yán)Z句執(zhí)行塊步驟一致，僅需要在純隨機(jī)組合邏輯測(cè)試?yán)Z句執(zhí)行塊步驟2）的（e）中添加注入可被布爾型優(yōu)化的布爾空間的邏輯部分，注入布爾空間的邏輯部分步驟示例如下。

1)由測(cè)試代數(shù)型優(yōu)化的語句執(zhí)行塊步驟2）中的（e）得到式（3）。

式中W51表示生成的邏輯函數(shù)，a、b、c、d表示輸入?yún)?shù)，W12和W21表示前文測(cè)試代數(shù)型優(yōu)化的語句執(zhí)行塊步驟2）中m=1和m=2時(shí)所得到的一個(gè)邏輯函數(shù)。

2)從邏輯式（3）中隨機(jī)選取一個(gè)邏輯“與”的項(xiàng)acW21，從輸入變量PI列表隨機(jī)選取T個(gè)變量，要求：T≤Dim_max。該處示例取T=2，即從輸入變量PI列表選取e、f兩個(gè)變量。

3)將e、f和選取的項(xiàng)acW21構(gòu)成可被布爾型優(yōu)化的布爾空間的邏輯注入到邏輯式（3）中，注入后結(jié)果如邏輯式（4）所示。

4)在語句執(zhí)行塊執(zhí)行到步驟2）的（e）時(shí)，將步驟1）~3）一共重復(fù)B_cnt次，即在這個(gè)生成的純隨機(jī)組合邏輯測(cè)試?yán)凶⑷隑_cnt個(gè)布爾空間。

通過上述4個(gè)步驟，可以生成一個(gè)注入B_cnt個(gè)可被優(yōu)化的布爾空間，且注入的布爾空間最大維數(shù)不超過Dim_max的測(cè)試?yán)??？奢^明顯地比較布爾型優(yōu)化的效果，較好地驅(qū)動(dòng)對(duì)于布爾型優(yōu)化策略的優(yōu)化效果。語句執(zhí)行塊生成流程如圖2所示。

圖2 語句執(zhí)行塊生成流程

4 其他部分介紹

純組合邏輯塊主要用來測(cè)試布爾型優(yōu)化效果及代數(shù)型優(yōu)化的效果，即面積優(yōu)化的效果，當(dāng)然僅使用純面積優(yōu)化可能會(huì)影響性能，這時(shí)需要在面積和性能之間取得一個(gè)平衡，而該平衡由時(shí)序驅(qū)動(dòng)的優(yōu)化來決斷，影響時(shí)序的因素包括邏輯層次和扇出的數(shù)目，太高的邏輯層次和太多的扇出數(shù)目都會(huì)極大地影響時(shí)序的效果。

需要測(cè)試時(shí)序驅(qū)動(dòng)的效果時(shí)，需要有寄存器存在，所以可以在輸入端口后輸出端口前添加寄存器，如此可以將組合邏輯塊置于寄存器之間，可以通過時(shí)序去驅(qū)動(dòng)面積優(yōu)化，尋找平衡，當(dāng)然，也可以在此基礎(chǔ)上在組合邏輯中間添加寄存器，以寄存器的輸出作為邊界劃分，再行優(yōu)化，使測(cè)試?yán)梢愿N近實(shí)際情況。

5 測(cè)試結(jié)果及分析

根據(jù)上述介紹的方法，生成了一些測(cè)試?yán)谧灾餮芯康腇PGA綜合工具開發(fā)過程中使用，輔助判斷綜合工具的優(yōu)化效果。

為測(cè)試不同代數(shù)型優(yōu)化策略的效果，利用前文介紹的方法生成純組合邏輯的待測(cè)試?yán)缓笥眠@些待測(cè)試?yán)诓煌牟呗韵逻M(jìn)行綜合，將得到綜合后的LUT數(shù)目進(jìn)行比較，依此來抉擇代數(shù)型優(yōu)化策略，依此創(chuàng)建測(cè)試集1，簡稱集1，測(cè)試結(jié)果如表1所示。

由表1可知，集1中測(cè)試?yán)S著輸入數(shù)、輸出數(shù)、邏輯層次的增加，測(cè)試?yán)C合所得的LUT數(shù)目也隨之增加，即表明本文所述方法可以通過可控制的輸入數(shù)、輸出數(shù)、邏輯層次來提供不同面積大小和復(fù)雜程度的純組合邏輯測(cè)試?yán)?。?中策略1是直接將邏輯表達(dá)式映射成6輸入LUT的結(jié)果，策略2采用了代數(shù)型優(yōu)化策略，即應(yīng)用代數(shù)型的邏輯網(wǎng)表的分解（Decomposition）和公共表達(dá)式的提?。‵actorization）。策略3在策略2的基礎(chǔ)上，添加了代數(shù)型的網(wǎng)絡(luò)重構(gòu)（Re-Decomposition）和重新提取公共表達(dá)式（Re-Factorization）。由表1可知，相對(duì)于策略1而言，策略2和策略3較明顯地降低了綜合后的LUT數(shù)目。

表1 測(cè)試?yán)诖鷶?shù)型優(yōu)化策略下綜合后的LUT數(shù)目

為測(cè)試布爾型優(yōu)化策略的效果，選擇一個(gè)組合邏輯的測(cè)試?yán)?，注入不同個(gè)數(shù)可被優(yōu)化的布爾空間，且這些布爾空間由不同數(shù)量的變量構(gòu)成不同的規(guī)模，最后生成一組新的待測(cè)試?yán)?，簡稱集2。例如表2中的測(cè)試?yán)?是在待測(cè)試?yán)凶⑷?個(gè)由9個(gè)變量構(gòu)成的布爾空間，測(cè)試?yán)?2則是在測(cè)試?yán)凶⑷?個(gè)布爾空間，這些布爾空間總共用到41個(gè)變量。將這組待測(cè)試?yán)诓煌呗韵逻M(jìn)行綜合，所選策略除了代數(shù)型優(yōu)化外還添加了布爾型邏輯優(yōu)化，最后利用綜合后的LUT數(shù)目比較找到更優(yōu)的優(yōu)化策略，測(cè)試結(jié)果如表2所示。

表2 同一測(cè)試?yán)⑷氩煌?guī)模布爾空間在不同策略下綜合后的LUT數(shù)目

表2中策略1和策略2與表1中所用策略相同。策略3和策略4除了代數(shù)型優(yōu)化外，還添加了布爾型邏輯優(yōu)化的策略。策略4和策略3的不同點(diǎn)在于策略4加強(qiáng)了對(duì)布爾空間的搜索與識(shí)別，使之能更有效地發(fā)現(xiàn)可被優(yōu)化的布爾空間并對(duì)其進(jìn)行優(yōu)化。由表2可以看出，策略3優(yōu)化效果要明顯好于策略1和策略2，策略4可以較好地識(shí)別布爾型優(yōu)化和代數(shù)型優(yōu)化，因而優(yōu)化效果優(yōu)于策略3。并且由表2可以看到，隨著注入的布爾空間個(gè)數(shù)增多，構(gòu)成布爾空間的變量增多，產(chǎn)生冗余項(xiàng)也會(huì)越來越多，具體體現(xiàn)就是隨著注入的布爾空間個(gè)數(shù)的增多和構(gòu)成布爾空間變量的增多，策略1、策略2、策略3的綜合后LUT數(shù)目也越來越多，表中數(shù)據(jù)呈上升趨勢(shì)，而與之相對(duì)應(yīng)的是，在策略4下綜合后的LUT數(shù)目基本趨于穩(wěn)定。在這種情況下，如果沒有布爾型優(yōu)化或者布爾型優(yōu)化不佳，將對(duì)綜合結(jié)果產(chǎn)生極大影響。

基于FPGA大容量的特點(diǎn)，對(duì)大容量測(cè)試?yán)臏y(cè)試是有必要的，同時(shí)代數(shù)型優(yōu)化和布爾型優(yōu)化應(yīng)該是同時(shí)存在才符合更優(yōu)的目標(biāo)。依照前文的方法，生成一組較大容量的待測(cè)試?yán)褂玫妮斎霐?shù)為30，輸出數(shù)為15，邏輯層次為7，在此基礎(chǔ)上隨機(jī)生成不同邏輯的具有較大面積的純組合邏輯，并添加各種規(guī)模的可被優(yōu)化的布爾空間，將這組待測(cè)試?yán)诖鷶?shù)型優(yōu)化和布爾型優(yōu)化的組合優(yōu)化策略下進(jìn)行綜合，比較綜合后的LUT數(shù)目，可以選擇更優(yōu)的組合優(yōu)化策略，依此創(chuàng)建測(cè)試集3，簡稱集3，測(cè)試結(jié)果如表3所示。

表3 較大面積組合邏輯測(cè)試?yán)诓煌呗韵戮C合后的LUT數(shù)目

表3中的策略與表2中所用策略相同。由表3中可以看出，4種策略測(cè)試集3的測(cè)試?yán)C合結(jié)果的變化趨勢(shì)也與表2相似，即策略3優(yōu)化效果要明顯好于策略1和策略2，策略4優(yōu)化效果優(yōu)于策略3，即生成的大容量測(cè)試?yán)蓾M足驗(yàn)證優(yōu)化策略效果的目的，可以依此判斷優(yōu)化策略的好壞。

需要說明的是，雖然從表3中可以看出策略4比策略3的優(yōu)化效果更好，但是還存在測(cè)試?yán)诓呗?下綜合時(shí)間過長無法得到綜合結(jié)果、而已有測(cè)試?yán)伎梢栽诓呗?下得到綜合結(jié)果的情況，所以目前利用代數(shù)型優(yōu)化和布爾型優(yōu)化組合的優(yōu)化策略還有待進(jìn)一步開發(fā)。

通過上述表格可以看出，在不停調(diào)整優(yōu)化策略的過程中，優(yōu)化效果在不斷提升，這說明生成的測(cè)試?yán)梢院芎玫剌o助工具在開發(fā)過程中對(duì)于策略的抉擇。

6 結(jié)論

本文介紹了一種優(yōu)化FPGA綜合效果的測(cè)試?yán)詣?dòng)生成方法，該方法通過可控制的輸入數(shù)、輸出數(shù)、邏輯層次，以及注入可被優(yōu)化的布爾空間構(gòu)成的可控制規(guī)模的“無關(guān)項(xiàng)”和“冗余項(xiàng)”實(shí)現(xiàn)生成測(cè)試?yán)?。該方法可以提供不同面積大小和復(fù)雜程度的純組合邏輯測(cè)試?yán)?，也可以提供具有不同?guī)模可被優(yōu)化的布爾空間的測(cè)試?yán)?。生成的測(cè)試?yán)梢杂脕頊y(cè)試FPGA綜合中邏輯優(yōu)化使用的各種策略是否得到預(yù)期的結(jié)果，依此選擇最優(yōu)策略優(yōu)化電路面積，以協(xié)助FPGA綜合工具的開發(fā)。

實(shí)驗(yàn)結(jié)果證明了本文所介紹的測(cè)試?yán)詣?dòng)生成方法所生成的測(cè)試?yán)梢杂行У販y(cè)試和判斷在FPGA綜合工具開發(fā)過程中優(yōu)化策略的優(yōu)劣，可以對(duì)綜合工具邏輯優(yōu)化效果的開發(fā)提供有效驅(qū)動(dòng)，輔助提高FPGA設(shè)計(jì)工具的質(zhì)量?，F(xiàn)有生成的測(cè)試?yán)饕际菍?duì)于面積的優(yōu)化，后續(xù)將主要針對(duì)綜合性能的優(yōu)化進(jìn)行開發(fā)，針對(duì)邏輯層次和扇出進(jìn)行規(guī)范，幫助FPGA設(shè)計(jì)工具實(shí)現(xiàn)面積和性能之間的優(yōu)化平衡。