顧 泓，方 震

(中科芯集成電路有限公司，江蘇 無(wú)錫 214072)

0 引言

DVI(Digital Visual Interface)芯片在數(shù)字視頻領(lǐng)域應(yīng)用[1]廣泛且需求量巨大，如數(shù)字電視、個(gè)人電腦顯示屏、雷達(dá)顯示屏等均廣泛采用DVI 技術(shù)[2-4]。國(guó)外對(duì)DVI 技術(shù)的研究起步較早，數(shù)字顯示工作組DDWG(Digital Display Working Group)于1999 年就推出了DVI 1.0 接口標(biāo)準(zhǔn)。標(biāo)準(zhǔn)采用T.M.D.S(Transition Minimized Differential Signaling)技術(shù)[5-6]將8 bit 像素?cái)?shù)據(jù)轉(zhuǎn)換成10 bit 進(jìn)行串行傳輸，能夠支持三通道并行，各通道串行速率高達(dá)1.65 Gb/s 的UXGA 格式像素[7-8]傳輸。在傳輸速率較高、時(shí)鐘與數(shù)據(jù)相位關(guān)系不確定的情況下，接收端如何恢復(fù)數(shù)據(jù)[9]成為了接收端設(shè)計(jì)的關(guān)鍵。

過(guò)采樣技術(shù)[10]可以有效解決上述數(shù)據(jù)接收的問(wèn)題并且易于實(shí)現(xiàn)，但是對(duì)鎖相環(huán)(Phase Locked Loop，PLL)的要求較高[11-12]。由于過(guò)采樣需要產(chǎn)生多個(gè)相位時(shí)鐘，如3 倍過(guò)采樣就要產(chǎn)生多達(dá)30 個(gè)相位的時(shí)鐘，這對(duì)PLL 的設(shè)計(jì)是一個(gè)很大的挑戰(zhàn)。而本文采用的數(shù)據(jù)恢復(fù)方案基于3 倍過(guò)采樣，只需PLL 產(chǎn)生12 個(gè)相位的時(shí)鐘，與文獻(xiàn)[13]相比大大減小了PLL 的設(shè)計(jì)難度和功耗。文獻(xiàn)[14]會(huì)根據(jù)采樣結(jié)果產(chǎn)生相位調(diào)整信號(hào)輸出給相位調(diào)整電路，調(diào)整PLL 輸出時(shí)鐘相位至合適區(qū)間，進(jìn)而采樣恢復(fù)出數(shù)據(jù)。而本文采用基于全數(shù)字的數(shù)據(jù)恢復(fù)方案，可直接根據(jù)采樣結(jié)果分析恢復(fù)出數(shù)據(jù)，這樣無(wú)需時(shí)鐘相位調(diào)整電路，降低了芯片的硬件開銷，同時(shí)由于采用全數(shù)字邏輯實(shí)現(xiàn)，提高了電路的穩(wěn)定性。

基于該方案本文設(shè)計(jì)了一款DVI 接收芯片，實(shí)現(xiàn)了T.M.D.S 編碼數(shù)據(jù)的正確接收和恢復(fù)，滿足DVI1.0 接口規(guī)范的功能和性能要求。本文給出了設(shè)計(jì)的整體框架，說(shuō)明了各子模塊的功能和作用，重點(diǎn)講述了本方案中數(shù)據(jù)恢復(fù)的原理和邏輯實(shí)現(xiàn)，最后給出了仿真和實(shí)測(cè)結(jié)果，并進(jìn)行了相關(guān)分析和討論。

1 整體框架及功能

本設(shè)計(jì)的整體方案框架如圖1 所示，包括SPI(Serial Peripheral Interface)及寄存器管理單元、輸入整形單元、時(shí)鐘檢測(cè)單元、鎖相環(huán)、數(shù)據(jù)恢復(fù)單元、解碼和同步單元。

圖1 DVI 接收芯片整體框架

SPI 及寄存器管理單元中，SPI 接口可用于讀寫寄存器，寄存器管理單元的作用包含電路參數(shù)配置、電路狀態(tài)監(jiān)控等。

輸入整形單元可以抑制輸入信號(hào)幅度改變導(dǎo)致輸出信號(hào)幅度改變的影響，使輸出信號(hào)的高低電平電壓值恒定，降低因輸入信號(hào)幅度變化對(duì)后級(jí)電路的影響。

時(shí)鐘檢測(cè)單元可以檢測(cè)輸入時(shí)鐘信號(hào)并輸出使能信號(hào)。當(dāng)檢測(cè)到時(shí)鐘輸入時(shí)，單元輸出使能信號(hào)控制相關(guān)模塊進(jìn)入正常工作狀態(tài)；當(dāng)未檢測(cè)時(shí)鐘輸入時(shí)，單元輸出使能信號(hào)控制相關(guān)模塊進(jìn)入空閑狀態(tài)。

PLL 可以恢復(fù)出輸入時(shí)鐘并生成輸入時(shí)鐘2.5 倍頻后的12 路等相位間隔的時(shí)鐘送給數(shù)據(jù)恢復(fù)單元。

數(shù)據(jù)恢復(fù)單元利用12 路等相位間隔時(shí)鐘對(duì)輸入串行數(shù)據(jù)進(jìn)行3 倍過(guò)采樣，進(jìn)而對(duì)采樣數(shù)據(jù)進(jìn)行相位判決恢復(fù)出原始數(shù)據(jù)。

解碼和同步單元對(duì)原始數(shù)據(jù)進(jìn)行解碼，恢復(fù)出像素?cái)?shù)據(jù)和場(chǎng)同步數(shù)據(jù)并進(jìn)行通道間數(shù)據(jù)同步，輸出并行數(shù)據(jù)和同步的時(shí)鐘信號(hào)。

SPI 及寄存器管理單元屬于比較成熟的數(shù)字邏輯電路，時(shí)鐘檢測(cè)單元和PLL 也是比較成熟的IP，輸入整形單元屬于容易實(shí)現(xiàn)的模擬電路，對(duì)它們本文不做過(guò)多的介紹。對(duì)DVI 芯片來(lái)說(shuō)，核心功能是將輸入串行信號(hào)解碼恢復(fù)成原始并行信號(hào)。在DVI 1.0 接口標(biāo)準(zhǔn)中，解碼方式被明確地給出了，可以很容易地實(shí)現(xiàn)解碼邏輯。一旦解碼出場(chǎng)同步信號(hào)，各通道之間的同步也不難解決。而數(shù)據(jù)恢復(fù)是本設(shè)計(jì)的難點(diǎn)。由于輸入數(shù)據(jù)和輸入時(shí)鐘之間的相位關(guān)系是不確定的，頻率也不相同，無(wú)法通過(guò)直接采樣得到數(shù)據(jù)。數(shù)據(jù)恢復(fù)單元解決了這一問(wèn)題。它的作用是確定兩者之間的相位關(guān)系并進(jìn)行準(zhǔn)確的采樣。下面將詳細(xì)介紹這部分的實(shí)現(xiàn)原理。

2 數(shù)據(jù)恢復(fù)的邏輯實(shí)現(xiàn)

數(shù)據(jù)恢復(fù)單元先對(duì)單個(gè)碼元進(jìn)行3 次過(guò)采樣，得到對(duì)應(yīng)10 bit 串行數(shù)據(jù)的30 bit 采樣并行數(shù)據(jù)，再對(duì)這10組(每組3 bit)采樣數(shù)據(jù)進(jìn)行采樣相位關(guān)系判決，得出采樣時(shí)鐘相對(duì)數(shù)據(jù)的超前和滯后關(guān)系，進(jìn)而決定出采樣中心，對(duì)數(shù)據(jù)中心進(jìn)行采樣恢復(fù)出原始數(shù)據(jù)。數(shù)據(jù)恢復(fù)單元包括采樣數(shù)據(jù)緩沖單元、相位判決單元、中心判決單元和中心采樣單元。數(shù)據(jù)恢復(fù)單元整體結(jié)構(gòu)框架如圖2所示。

圖2 數(shù)據(jù)恢復(fù)單元

本設(shè)計(jì)采用空間過(guò)采樣[15]的方式對(duì)輸入數(shù)據(jù)進(jìn)行3倍過(guò)采樣，10 bit 信號(hào)經(jīng)過(guò)3 倍過(guò)采樣可以產(chǎn)生30 bit信號(hào)。文獻(xiàn)[16]解釋了采樣倍數(shù)選擇的依據(jù)，此部分內(nèi)容不在本文描述范圍內(nèi)。根據(jù)DVI1.0 規(guī)范，輸入數(shù)據(jù)是以10 bit 為單位進(jìn)行串行傳輸，最后需要的是30 bit 并行采樣數(shù)據(jù)，所以需要進(jìn)行數(shù)據(jù)緩存和串并轉(zhuǎn)換。采樣數(shù)據(jù)緩沖單元結(jié)構(gòu)如圖3 所示。其中，RXin 為接收串行數(shù)據(jù)，RXCLK 為PLL 恢復(fù)出的接收時(shí)鐘；PH0-11 代表12 路采樣時(shí)鐘，頻率是接收時(shí)鐘頻率的2.5 倍，串行碼率的0.25 倍，相鄰時(shí)鐘相位差為1/3 碼元周期。采樣數(shù)據(jù)緩沖單元由觸發(fā)器陣列構(gòu)成，利用時(shí)鐘間的相位關(guān)系對(duì)數(shù)據(jù)進(jìn)行打拍操作，最終得到30 bit 并行采樣數(shù)據(jù)。并行采樣數(shù)據(jù)包含了時(shí)鐘和數(shù)據(jù)的相位關(guān)系信息，而這種信息是可以通過(guò)某種方式提取出來(lái)的。

圖3 采樣數(shù)據(jù)緩沖單元

相位判決單元的作用是提取輸出采樣時(shí)鐘和輸入數(shù)據(jù)的相位關(guān)系并輸出。如圖4 所示，圖4(a)表示采樣時(shí)鐘對(duì)同一位數(shù)據(jù)進(jìn)行采樣；圖4(b)表示采樣時(shí)鐘相位相對(duì)數(shù)據(jù)超前，采樣結(jié)果為1 bit 前一數(shù)據(jù)和2 bit 當(dāng)前數(shù)據(jù)；圖4(c)表示采樣時(shí)鐘相位相對(duì)數(shù)據(jù)滯后，采樣結(jié)果為2 bit 當(dāng)前數(shù)據(jù)和1 bit 后一數(shù)據(jù)。

圖4 采樣時(shí)鐘和數(shù)據(jù)相位關(guān)系

為了區(qū)分以上情況，表1 給出了采樣結(jié)果和相位之間的真值表關(guān)系，其中UP/DOWN 為1 代表相位超前/滯后。根據(jù)真值表，000 和111 代表圖4(a)所示情況，011和100 代表圖4(b)所示情況，001 和110 代表圖4(c)所示情況，010 和101 為非正常工作情況。這里需要特別指出一種情況即三路時(shí)鐘的中間路時(shí)鐘恰好在數(shù)據(jù)跳變的時(shí)候采樣，這時(shí)候采樣結(jié)果可能為011、001 或100、110，UP 為1 和DOWN 為1 的數(shù)量就變得不可預(yù)估，既可以歸為超前也可以歸為滯后，但不影響最終結(jié)果。30 bit采樣結(jié)果被分成10 組3 bit 數(shù)據(jù)，經(jīng)過(guò)10 個(gè)判決單元，最終得到10 bit UP 和10 bit DOWN 信號(hào)。

表1 采樣結(jié)果和相位關(guān)系真值表

中心判決單元的作用是對(duì)前級(jí)10 bit UP 和DOWN信號(hào)進(jìn)行統(tǒng)計(jì)判斷，得到最終相位關(guān)系UPT 和DOWNT信號(hào)。具體的規(guī)則是，若UP 信號(hào)為1 的數(shù)量大于等于5，則UPT 為1，反之為0；若DOWN 信號(hào)為1 的數(shù)量大于5，則DOWNT 為1，反之為0。由于相位關(guān)系只存在三種情況：超前、滯后和正對(duì)關(guān)系，因此UPT 和DOWNT 的組合為10、01 和00(11 為無(wú)效狀態(tài))。如果出現(xiàn)連續(xù)4 組有效的UPT 和DOWNT 信號(hào)，則輸出對(duì)應(yīng)有效相位控制信號(hào)Phase[1:0]。

中心采樣單元可以根據(jù)前級(jí)中心判決單元提供的相位控制信號(hào)Phase[1:0]選取采樣中心點(diǎn)，恢復(fù)出10 bit并行數(shù)據(jù)。假設(shè)采樣數(shù)據(jù)為A0、A1、A2，若Phase[1:0]為01，則相位超前，采樣中心點(diǎn)在A2 位置，選擇A2 作為輸出數(shù)據(jù)；若Phase[1:0]為10，則相位滯后，采樣中心點(diǎn)在A0 位置，選擇A0 作為輸出數(shù)據(jù)；若Phase[1:0]為00，則相位無(wú)超前或滯后，采樣中心點(diǎn)在A1 位置，選擇A1作為輸出數(shù)據(jù)；若Phase[1:0]為11，為無(wú)效控制信號(hào)，維持之前采樣中心點(diǎn)選擇，并且此時(shí)輸出數(shù)據(jù)無(wú)效。一旦確定采樣中心點(diǎn)，就可以穩(wěn)定恢復(fù)出并行的10 bit 原始串行數(shù)據(jù)。

3 結(jié)果與討論

本設(shè)計(jì)涉及模擬和數(shù)字設(shè)計(jì)，分別對(duì)輸入整形單元、時(shí)鐘檢測(cè)單元、鎖相環(huán)等模擬模塊進(jìn)行原理圖設(shè)計(jì)、前仿、版圖設(shè)計(jì)和后仿，對(duì)SPI 及寄存器管理單元、數(shù)據(jù)恢復(fù)單元、解碼和同步單元等數(shù)字模塊進(jìn)行Verilog RTL 實(shí)現(xiàn)、綜合、布局布線、版圖設(shè)計(jì)和后仿，最后對(duì)全芯片進(jìn)行版圖設(shè)計(jì)和后仿驗(yàn)證。經(jīng)多種條件驗(yàn)證，芯片可以滿足DVI1.0 規(guī)范的要求，支持三路并行、單通道傳輸速率高達(dá)1.65 Gb/s 的編碼像素?cái)?shù)據(jù)的接收和恢復(fù)。如圖5 所示，在接收時(shí)鐘為165 MHz，接收碼率為1.65 Gb/s，2 piexl輸出模式條件下對(duì)全芯片進(jìn)行后仿驗(yàn)證，輸出可以恢復(fù)出原始數(shù)據(jù)(QE7-0 為0x00、0x02、0x04…，QO7-0 為0x01、0x03、0x05…)，對(duì)應(yīng)圖中兩組變化信號(hào)部分。

圖5 DVI 芯片的數(shù)據(jù)接收恢復(fù)

為了驗(yàn)證本芯片數(shù)據(jù)接收恢復(fù)的功能以及與市面上DVI 產(chǎn)品的兼容性，本文在實(shí)際測(cè)試時(shí)采用了本芯片與已有DVI 發(fā)送芯片級(jí)聯(lián)通信的方案，如圖6 所示。主機(jī)發(fā)送TMDS 編碼信號(hào)給DVI 分配器，經(jīng)DVI 分配器產(chǎn)生與輸入相同的兩路TMDS 輸出信號(hào)，其中一路信號(hào)直接發(fā)送給顯示器1 的DVI 接口，另一路信號(hào)經(jīng)過(guò)DVI 接收芯片(本芯片)、DVI 發(fā)送芯片(市面上已有芯片)，最終到達(dá)顯示器2 的DVI 接口。

圖6 本芯片功能與兼容性測(cè)試方案

采用該方案對(duì)本芯片進(jìn)行實(shí)際測(cè)試后，結(jié)果如圖7所示，可以觀察到顯示器1 和顯示器2 的圖像顯示結(jié)果相同，說(shuō)明了顯示器1 和顯示器2 均能夠正常接收主機(jī)發(fā)送的數(shù)據(jù)。所以，本芯片數(shù)據(jù)接收恢復(fù)功能正常，與發(fā)送芯片之間兼容且通信良好，滿足DVI 1.0 規(guī)范要求。

圖7 本芯片與市面上某款DVI 發(fā)送芯片之間的級(jí)聯(lián)通信

4 結(jié)論

本文研究了DVI 數(shù)據(jù)接收恢復(fù)的關(guān)鍵技術(shù)，采用了一種基于全數(shù)字的數(shù)據(jù)恢復(fù)方案，降低了PLL 的硬件設(shè)計(jì)難度。在此基礎(chǔ)上，設(shè)計(jì)了一款DVI 接收芯片，設(shè)計(jì)滿足DVI1.0 接口規(guī)范要求，能夠?qū)崿F(xiàn)單通道傳輸速率在250 Mb/s 至1.65 Gb/s 區(qū)間的三路并行TMDS 編碼信號(hào)的接收解碼。經(jīng)實(shí)際測(cè)試，該芯片能夠?qū)崿F(xiàn)TMDS 信號(hào)的接收和恢復(fù)，并且與市面上已有DVI 發(fā)送芯片具有良好的兼容性。