王玉江劉 剛張迪雅陳 珊

(四川航天電子設備研究所,四川 成都 610100)

0 引言

雷達頻率合成器將一個高穩(wěn)定晶振作為基準源,經(jīng)過混頻器、倍頻器、分頻器等進行加減乘除運算后產(chǎn)生各個輸出相位差固定的全相參信號,其主要包括采樣時鐘信號、本振信號、直接數(shù)字合成(DDS)時鐘信號等。頻率合成技術主要包括直接式頻率合成、直接數(shù)字式頻率合成,間接式頻率合成3種方法。其中直接式具有分辨率高、頻率轉換快、相位噪聲極低等主要優(yōu)點,但是由于直接頻率合成采用大量的有源和無源器件,易產(chǎn)生大量雜散,需要通過體積較大的腔體濾波器進行濾除,從而使得合成器的體積變大,成本升高,這是其主要缺點。直接數(shù)字式同樣具有相位噪聲低、頻率轉換快等優(yōu)點;但其工作頻率較低,無法直接產(chǎn)生高頻段信號。間接式的優(yōu)點在于將鎖相環(huán)構成一個窄帶跟蹤濾波器,具有良好的窄帶跟蹤特性,可以很好地選擇所需的頻率信號,抑制雜散分量,避免使用大量濾波器,有利于集成化和小型化,具有成本低的優(yōu)勢;其缺點主要是相位噪聲和跳頻響應時間相比前兩者較差。由于本頻合器輸出信號均為固定頻信號,且不需要進行頻率跳變,故對跳頻時間不做要求,其中產(chǎn)生的信號作為雷達的第二接收本振信號,對相位噪聲要求沒有那么高。因此,采用間接式頻率合成技術對雷達頻率合成器進行設計。本文詳細介紹了高性能鎖相環(huán)芯片ADF4356,該芯片集成了壓控振蕩器,外圍電路簡單,性能穩(wěn)定,輸出信號相位噪聲低、雜散抑制度高,為彈載雷達導引頭提供了一種基于鎖相環(huán)雷達頻率合成器的解決方案。

1 鎖相環(huán)工作原理

間接式鎖相式頻率合成技術的核心是鎖相環(huán)(PLL),鎖相環(huán)是閉環(huán)跟蹤電路,可以實現(xiàn)對壓控振蕩器(VCO)的輸出信號頻率與輸入信號頻率的自動跟蹤,保持信號相位一致。鎖相環(huán)主要由鑒相器(PD)、環(huán)路濾波器(LF)和壓控振蕩器(VCO)組成。其工作原理如圖1所示,為輸入信號的頻率,為輸出信號的頻率。當和的次分頻的頻率不一致時,PD 將產(chǎn)生一個低頻分量,使得VCO 的輸出頻率通過LF 控制電壓來控制VCO 的輸出頻率。受閉環(huán)反饋電路的影響,和的相位差將保持在一個不變的范圍內(nèi),PLL環(huán)路此時處于“鎖定”,輸出信號頻率為=×。

圖1 鎖相環(huán)工作原理圖

本雷達頻率合成器采用多片鎖相環(huán)芯片,以產(chǎn)生不同頻率的輸出信號,從而滿足雷達系統(tǒng)總體的要求。輸出信號主要包括采樣時鐘信號、接收本振信號以及DDS工作時鐘信號等。

1.1 指標要求

本雷達頻率合成器根據(jù)雷達系統(tǒng)的工作要求,確定了其參數(shù)指標,設計指標如表1所示。

表1 不同輸出信號指標要求

1.2 器件選型

PLL芯片是頻率合成器的核心器件,該器件選用ADI公司生產(chǎn)的ADF4356型鎖相環(huán)芯片,其最高鑒相頻率達到125 MHz,參考輸入頻率最高可達600 MHz,可獲得極低的帶內(nèi)相位噪聲性能,歸一化相位噪聲基底為-227 d Bc/Hz,工作頻率為53.125～6 800 MHz,滿足合成器產(chǎn)生各個不同頻率信號輸出范圍。ADF4356 具有集成的VCO,并帶有4.75～5.25 V 的電荷泵和VCO 電源,無需有源環(huán)路濾波器,只需外部添加無源環(huán)路濾波電路,實現(xiàn)環(huán)路帶寬的設置。片內(nèi)寄存器均采用三線式接口進行控制,并具有硬件、軟件掉電模式。ADF4356是一款高性能的PLL芯片,其內(nèi)部結構如圖2所示。

圖2 ADF4356內(nèi)部結構圖

由圖2可得,鎖相環(huán)芯片ADF4356內(nèi)部集成了鑒相器、壓控振蕩器、分頻器以及各個寄存器,其工作頻率為3 400 MHz～6 800 MHz,通過內(nèi)部各個分頻器,從而產(chǎn)生53.125 MHz～6 800 MHz的輸出信號。結合外部環(huán)路濾波器和外部參考輸入信號使用時,可實現(xiàn)小數(shù)分頻或整數(shù)分頻,從而產(chǎn)生不同頻率的輸出信號,且輸出功率為-2～7 dBm。本設計采用現(xiàn)場可編程門陣列(FPGA)作為鎖相環(huán)芯片ADF4356 的程序控制,通過配置鎖相環(huán)芯片的寄存器,實現(xiàn)了采樣時鐘信號、DDS工作時鐘信號、接收本振信號分別為1.2 GHz、4.8 GHz、6 GHz不同頻率的輸出信號。ADF4356的CLK、DATA 和LE 為控制數(shù)據(jù)傳輸接口,時鐘信號頻率最大50 MHz,當CLK 從低電平到高電平時,32位數(shù)據(jù)寫入內(nèi)部的R0～R13寄存器;當LE由低電平變?yōu)楦唠娖綍r,數(shù)據(jù)被傳輸至對應的鎖存器,從而實現(xiàn)不同頻率信號的輸出。

1.3 ADF4356寄存器配置

根據(jù)芯片手冊可知,PLL輸出信號頻率為:

式中:為PLL 內(nèi)部分頻器分頻比的整數(shù)部分;為PLL 內(nèi)部分頻器分頻比的小數(shù)部分;為鑒相頻率;為參考輸入信號的倍頻位(0或1);為二進制可編程控制器的預設分頻比(1～1 023);為參考輸入信號的分頻位(0或1)。

本文參考輸入信號頻率為100 MHz,由于產(chǎn)生的輸出信號均為參考輸入信號的倍數(shù)關系,故選用內(nèi)部分頻器的工作模式為整數(shù)分頻模式。當輸出信號頻率為4.8 GHz信號時,相關參數(shù)設置為=100 MHz,=0,=1,=1,=96,=0;當輸出信號頻率為6 GHz信號時,相關參數(shù)設置為=100 MHz,=0,=1,=1,=120,=0。通過FPGA 軟件配置控制程序,從而控制鎖相環(huán)ADF4356 相應的寄存器R0～R13,實現(xiàn)對不同輸出信號4.8 GHz和6 GHz頻率的控制,根據(jù)以上參數(shù)值,可確定鎖相環(huán)的主要寄存器R0分別為0x00200600、0x00200780。

1.4 相噪分析

在進行相位噪聲分析時,必須考慮輸入信號、鑒相器、環(huán)路濾波器、壓控振蕩器、分頻器等引入的相位噪聲,其鎖相環(huán)的相位噪聲分析模型如圖1所示。圖中S()為輸入信號引入的相位噪聲功率譜密度,S()為鑒相器引入的相位噪聲功率譜密度,S()為環(huán)路濾波器引入的相位噪聲功率譜密度,S()為壓控振蕩器引入的相位噪聲功率譜密度,S()為分頻器引入的相位噪聲功率譜密度,S()為輸出信號的相位噪聲功率譜密度,為鑒相器增益常數(shù),()為環(huán)路濾波器的傳遞函數(shù),為VCO 的壓控靈敏度,為分頻比。通過對相關器件的傳遞函數(shù)理論分析與公式計算,最終可得輸出信號的總相位噪聲功率譜密度為:

由式(2)可得,鎖相環(huán)路對輸入信號噪聲、鑒相器輸出噪聲、分頻器輸出噪聲具有低通作用,而對環(huán)路濾波器輸出噪聲、壓控振蕩器的相位噪聲呈高通作用,則低通上限截止頻率和高通下限截止頻率就構成了環(huán)路帶寬。其輸出信號的相位噪聲由輸入信號、鑒相器、分頻器、環(huán)路濾波器和壓控振蕩器共同決定。鎖相環(huán)ADF4356芯片主要由低噪聲鑒相器、精確電荷泵和可編程參考分頻器等組成。鎖相環(huán)帶內(nèi)的相位噪聲主要由鑒相器、環(huán)路濾波器、分頻器以及壓控振蕩器決定。通過分析鑒相器對相位噪聲的影響起決定性作用,鑒相器的噪聲主要由閃爍噪聲和基底噪聲組成,其中基底噪聲對相位噪聲起主要作用,根據(jù)鎖相環(huán)相位模型可得,鎖相環(huán)輸出相位噪聲為:

式中:S為鎖相環(huán)輸出相位噪聲;S為鎖相環(huán)輸入相位噪聲;為鑒相器輸出相位噪聲;為鑒相器增益;為分頻數(shù)。

由式(3)可得,輸出相位噪聲由輸入?yún)⒖夹盘栂嘣牒丸b相器噪聲共同決定,當參考信號的相噪較好時,鎖相環(huán)輸出帶內(nèi)噪聲主要由鑒相器決定。根據(jù)鑒相器歸一化噪聲基底、鑒相頻率及分頻數(shù),可計算輸出相位噪聲為:

式中:為噪聲基底;為鑒相頻率;為分頻數(shù)。

當輸出信號頻率為4.8 GHz 時,則=50 MHz,=96,由式(4)計算得到帶內(nèi)相噪約為-110 d Bc/Hz;當輸出信號頻率為6 GHz 時,則=50 MHz,=120,計算得到帶內(nèi)相噪約為-108 dBc/Hz。

2 鎖相頻率合成器在ADIsimPLL 中的仿真設計

ADI公司提供了一款仿真軟件ADIsim PLL,在功能和參數(shù)方面進行輔助仿真設計,適用于一切ADFxxx 系列的鎖相環(huán)產(chǎn)品。其特點主要有:包含整數(shù)分頻和小數(shù)分頻2種分頻模式;輸出信號既可以是點頻信號也可以是一定頻率范圍的信號;內(nèi)部包含ADFxxx系列產(chǎn)品全部信息庫;具有多種環(huán)路濾波器電路拓撲結構選擇等。

在已知參考輸入頻率、鑒相頻率、輸出頻率、環(huán)路帶寬和相位裕度時,可以通過ADISimPLL 對環(huán)路濾波器的電阻、電容值參數(shù)進行確定,從而實現(xiàn)對環(huán)路濾波器的設計。環(huán)路濾波器的設計參數(shù)直接關系到輸出信號的雜散、相位噪聲以及鎖定時間等技術指標。由于無源濾波器只使用電阻、電容(RC)低通濾波器,其具有結構簡單、成本較低、穩(wěn)定可靠等優(yōu)點。

通過ADIsimPLL 對環(huán)路特性進行仿真,環(huán)路帶寬設置為80 k Hz,輸出頻率為6.0 GHz,參考輸入信號為100 MHz,且相位噪聲為-150 dBc/Hz@1 k Hz,鑒相頻率為50 MHz,采用3階環(huán)路濾波器結構,ADF4356接收本振信號ADIsimPLL 仿真電路如圖3所示。

圖3 ADF4356環(huán)路濾波器仿真圖

其中環(huán)路濾波器仿真參數(shù)值為:=112 p F,=3.67 kΩ,=1.52 nF,=7.49 kΩ,=42 p F。由于電阻、電容值與實際工程值存在偏差,故電阻、電容值采用=110 p F,=3.6 kΩ,=1.5 n F,=7.5 kΩ,=40 p F。

由ADISimPLL 仿真可得系統(tǒng)輸出6 GHz相位噪聲,如圖4所示。圖4中1 k Hz時,系統(tǒng)的相位噪聲約為-95 dBc/Hz@1 k Hz,該理論值在實際應用中,由于存在電源噪聲、外界雜波信號干擾等因素,實際相位噪聲會有一定的惡化。

圖4 相位噪聲仿真圖

因此,可以通過設置環(huán)路濾波器帶寬、提高參考信號的相位噪聲等方法來改善系統(tǒng)輸出信號的相位噪聲。輸出信號6 GHz的時間關系如圖5所示,系統(tǒng)輸出信號的穩(wěn)定時間為1.7 ms,鎖定時間小于2 ms,滿足雷達系統(tǒng)對固定點頻接收本振信號穩(wěn)定時間的要求。

圖5 輸出信號與時間關系圖

3 鎖相環(huán)雷達頻率合成器總體設計

基于ADF4356 鎖相環(huán)雷達頻率綜合器以100 MHz高穩(wěn)恒溫晶振作為參考輸入信號源,運用功分器、鎖相環(huán)、分頻器、放大器、濾波器等器件,產(chǎn)生不同輸出信號的頻率源。鎖相環(huán)雷達頻率合成器產(chǎn)生原理如圖6所示,其輸出信號為:1.2 GHz信處采樣時鐘信號,4.8 GHz的DDS時鐘信號,6 GHz的接收本振信號。由于恒溫晶振相位噪聲較好,產(chǎn)生不同輸出信號的頻譜比較干凈,相位噪聲較低,因此,本設計通過使用高性能恒溫晶振作為參考信號源,運用LC元件參數(shù)濾波器仿真和ADIsim PLL鎖相環(huán)環(huán)路濾波器仿真等方法,最終設計了一種高性能的頻率綜合器。

圖6 鎖相環(huán)雷達頻率綜合器總體原理框圖

3.1 DDS參考時鐘信號

由于DDS具有頻率分辨率高、頻率捷變快和易于控制等優(yōu)點,廣泛應用在雷達系統(tǒng)中。DDS參考時鐘信號為DDS提供工作時鐘,但由于受到奈奎斯特采樣定理的限制,DDS輸出頻率只能達到參考時鐘的40%,其國產(chǎn)芯片GM4912的參考時鐘高達5 GHz,輸出頻率最高可達2 GHz。為了保證DDS既要在合理區(qū)間,又要滿足輸出信號的高頻率要求,因此DDS參考時鐘定為4.8 GHz,其輸出頻率可達1.9 GHz,滿足上行基頻信號的要求。

DDS時鐘信號由ADF4356 直接產(chǎn)生,其參數(shù)指標要求:輸出功率為0±2 d Bm,雜散≤-50 dBc。芯片輸出信號功率為-2～7 dBm,滿足0±2 dBm輸出功率要求;鎖相環(huán)自身具有較好的雜散抑制度,其抑制度達到60 dBc以上,滿足雜散指標要求。

3.2 接收本振信號與采樣時鐘信號電路設計

接收本振信號是將接收通道進行下變頻所需要的本振信號,該信號為6 GHz點頻信號。信處時鐘信號為信號處理機提供采樣時鐘,根據(jù)系統(tǒng)要求,信處采樣時鐘信號為1.2 GHz,其詳細產(chǎn)生原理圖如圖7所示。接收本振點信號將100 MHz參考信號作為輸入,芯片ADF4356直接產(chǎn)生,該芯片最大輸出信號頻率為6.8 GHz,滿足產(chǎn)生6 GHz點頻信號。6 GHz信號經(jīng)過兩功分器,一路信號放大后再四路功分,從而產(chǎn)生四路接收通道的接收本振信號;另一路信號經(jīng)五分頻器分頻得到1.2 GHz信號,再經(jīng)濾波、放大后輸出給信號處理機。

圖7 接收本振信號與采樣時鐘信號電路原理框圖

接收本振信號的指標為:輸出功率為13±2 dBm,雜散優(yōu)于60 dBc,相位噪聲優(yōu)于-80 dBc/Hz@1 k Hz,輸出信號功率采用兩級芯片進行放大,保證足夠的輸出功率;鎖相環(huán)產(chǎn)生信號的雜散抑制度都可以達到70 d Bc以上。采用100 MHz恒溫晶振,相位噪聲達到-150 dBc/Hz@1 k Hz,而在對鎖相環(huán)芯片進行配置時,通過ADISim PLL仿真,產(chǎn)生6 GHz信號的相位噪聲達到-95 dBc/Hz@1 k Hz,滿足-80 d Bc/Hz@1 k Hz 的設計要求指標。1.2 GHz采樣時鐘信號的指標為:輸出功率10±2 dBm,雜散優(yōu)于-60 d Bc。1.2 GHz采樣時鐘信號由6 GHz五分頻得到,由于分頻導致諧波較高,需要使用低通濾波器濾除諧波再進行放大,放大后再用帶通濾波器濾除雜散,從而使雜波抑制度滿足指標要求。

4 實驗測試與分析

通過搭建實驗測試平臺,使用9030A 頻譜儀對雷達頻率合成器輸出的接收本振信號、DDS參考時鐘信號以及采樣時鐘信號的功率、雜波、相位噪聲等參數(shù)進行實測,其中接收本振信號的功率譜如圖8所示,輸出功率為11.16 dBm,雜散抑制度為55 dBc,其相位噪聲實測圖如圖9所示,相位噪聲曲線平穩(wěn),在1 k Hz條件下的實測相位噪聲為-83 dBc/Hz,理論相位噪聲值為-95 dBc/Hz@1 k Hz,實測值存在一定的惡化,這是由于晶振的相噪存在一定偏差或電源模塊噪聲代入等因素所致,實測值優(yōu)于-80 d Bc/Hz@1 k Hz的指標設計要求。雖然鎖相環(huán)間接頻率合成信號的相噪指標與直接頻率合成信號的相噪存在一定差距,直接頻率合成雖然相噪指標優(yōu)異,但是大量的倍頻器、高性能LC 濾波器、放大器等器件集合在一起,導致鏈路較長,電路復雜,體積較大,可靠性低等問題?；阪i相環(huán)頻率合成信號的電路簡單,頻譜干凈,易實現(xiàn)產(chǎn)品的小型化,在電性能指標不變的情況下,采用鎖相環(huán)形式,可以滿足當前對雷達導引頭小型化的需求。

圖8 本振信號頻譜圖

圖9 本振信號相位噪聲實測圖

雷達頻率合成器各個輸出信號的實測參數(shù)值與設計值對比如表2所示,所有測試值均滿足指標要求,達到了預期效果,從技術層面改善了雷達導引頭頻率合成器的整體性能,為雷達系統(tǒng)提供了高質量的本振信號。

表2 不同輸出信號實測參數(shù)對照表

5 結束語

雷達頻率合成器運用鎖相環(huán)間接頻率合成技術,基于ADF4356 鎖相環(huán)芯片,配置寄存器產(chǎn)生4.8 GHz和6 GHz不同頻率輸出信號,其中6 GHz本振信號的相位噪聲達到-83 dBc/Hz@1 k Hz,近端雜散可達60 d Bc,遠端雜散可達55 d Bc,高質量的本振信號提高了雷達導引頭接收機的靈敏度。該頻率合成器具有體積小、重量輕、功耗低、穩(wěn)定可靠等特點,為彈載雷達導引頭提供了一種基于鎖相環(huán)雷達頻率合成器的解決方案。