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        超高清HDMI接口音頻測試信號源系統(tǒng)實(shí)現(xiàn)

        2022-03-14 02:19:12任貴珊孫海洲王素珍王懷銘
        電視技術(shù) 2022年2期
        關(guān)鍵詞:視頻信號信號源寄存器

        任貴珊,孫海洲,王素珍,王懷銘

        (青島大學(xué) 電子信息學(xué)院,山東 青島 266071)

        0 引 言

        隨著大尺寸屏顯示技術(shù)的發(fā)展,超高清的圖像顯示技術(shù)逐漸走向成熟。為了驅(qū)動(dòng)不同的顯示屏,需要不同接口格式的視頻處理主板[1-4],這樣在實(shí)際測試中,需要不斷地更換顯示屏,不利于大規(guī)模生產(chǎn)測試[5-6]。為了對超高清音、視頻處理主板進(jìn)行測試,需要一種能同時(shí)輸出音、視頻的高清多媒體接 口(High Definition Multimedia Interface,HDMI)格式的信號測試源。在音視頻測試源中,如何保持音、視頻信號的同步是關(guān)鍵技術(shù)。較多參考文獻(xiàn)采用嵌入式方法實(shí)現(xiàn)音視頻的同步。文獻(xiàn)[7]設(shè)計(jì)嵌入式Linux系統(tǒng)下的音頻驅(qū)動(dòng)程序,該驅(qū)動(dòng)程序采用多通道DMA傳輸以及乒乓緩沖區(qū)的傳輸模式,支持音頻的播放和錄音功能。文獻(xiàn)[8]采用音頻嵌入技術(shù),從高清串行HD-SDI碼流中提取出音頻數(shù)據(jù),做分析檢測后再插入視頻數(shù)據(jù)中,達(dá)到聲、畫同步的效果。在硬件方面,通常組合現(xiàn)場可編程邏輯門陣列(Field Programmable Gate Array,F(xiàn)PGA)、數(shù)字信號處理(Digital Signal Process,DSP)和單片機(jī)CPU芯片來實(shí)現(xiàn)。文獻(xiàn)[9]和文獻(xiàn)[10]使用FPGA芯片設(shè)計(jì)了音視頻采樣及傳輸系統(tǒng),對HDMI接口的音視頻數(shù)據(jù)傳輸?shù)年P(guān)鍵模塊進(jìn)行了仿真驗(yàn)證。

        本文采用Artix-7系列FPGA芯片,將低碼率的音頻信號插入到超高清視頻數(shù)據(jù)碼流中,設(shè)計(jì)并實(shí)現(xiàn)了超高清HDMI接口的音頻測試信號源系統(tǒng)。首先,根據(jù)超高清HDMI接口信號的視、音頻采樣頻率比例關(guān)系,應(yīng)用直接頻率合成(Direct Digital Synthesizer,DDS)技術(shù)[11-13],產(chǎn)生對應(yīng)不同采樣頻率的并行音頻信號;然后將并行的音頻信號串轉(zhuǎn)化,整合到視頻信號中,送到接口信號轉(zhuǎn)換芯片,輸出超高清HDMI接口的音頻測試信號。該信號源在一片F(xiàn)PGA上實(shí)現(xiàn),節(jié)省了專用的音頻信號產(chǎn)生及處理芯片,提高了系統(tǒng)的集成度,減小了測試裝備的體積,方便音視頻設(shè)備生產(chǎn)廠家進(jìn)行測試。

        1 超高清HDMI接口音頻信號特性

        1.1 超高清視頻像素頻率與音頻采樣的關(guān)系

        HDMI(High-Definition Multimedia Interface)是傳輸不壓縮的全數(shù)字高清音、視頻信號接口,為消費(fèi)類電子行業(yè)接口標(biāo)準(zhǔn)。HDMI接口在行正程、場正程的時(shí)間段傳輸視頻數(shù)據(jù),在圖像的消隱時(shí)間段傳輸數(shù)字音頻、控制和同步信號數(shù)據(jù)。在HDMI接口信號中,為了保持視、音頻信號的同步,傳輸像素頻率和數(shù)字音頻采樣頻率應(yīng)保持特定的比例關(guān)系。設(shè)單位時(shí)間傳輸像素頻率為fpixel,音頻信號的采樣頻率為fs,則兩個(gè)頻率之間關(guān)系值CTS為:

        式中:M、N為正整數(shù)。

        從公式可以推測,只要滿足在TN時(shí)間段內(nèi),像素個(gè)數(shù)CTS值是整數(shù),則能保持視、音頻信號同步。信號源系統(tǒng)中,處理音、視頻同步關(guān)系的電路結(jié)構(gòu)如圖1所示。

        圖1 音視頻同步關(guān)系電路結(jié)構(gòu)

        用兩個(gè)寄存器存儲(chǔ)M和N數(shù)值,將音頻的采樣頻率送到倍頻電路中,成為M×fs信號,再送到分頻電路中,將M×fs信號N分頻后,得到周期為的信號;然后送到TN周期時(shí)間計(jì)數(shù)器,計(jì)數(shù)周期內(nèi)視頻像素點(diǎn)的個(gè)數(shù),得到CTS值。將N值和CTS值插入到音頻信息中,與音頻采樣信號打包,成為信號源的音頻數(shù)據(jù)。音頻信號的采樣頻率fs、倍數(shù)M及M×fs值如表1所示。

        表1 不同采樣頻率對應(yīng)的M×fs值

        從表1可見,如果音頻信號采樣頻率為32 kHz,M值為128,M×fs就是4.096 MHz。表2是M為128 倍的不同音頻采樣頻率N和CTS值。對超高清像素頻率為594 MHz的視頻信號而言,音頻采樣頻率為32 kHz、M為128,保證視頻、音頻同步的N值和CTS值為:N為5 824時(shí),CTS值為843 750;N為3 072時(shí),CTS值為445 500。誤差為0.001。

        表2 M為128的不同音頻采樣頻率N值和CTS值

        1.2 信號源的音頻格式及參數(shù)確定

        信號源的音頻信號采用I2S(inter-IC sound bus) 格式,其信號時(shí)序如圖3所示。

        WS高電平或低電平時(shí)間段分別對應(yīng)左、右聲道的音頻數(shù)據(jù)。BCLK是串行音頻數(shù)據(jù)的位時(shí)鐘信號,BCLK信號的下降沿對應(yīng)WS信號的跳變沿。在WS信號的跳變沿(上升沿或下降沿)后的第二個(gè)周期開始傳輸串行的一個(gè)采樣點(diǎn)數(shù)據(jù)SDATA。數(shù)據(jù)SDATA由高位向低位依次傳輸,數(shù)據(jù)高M(jìn)SB和低LSB的bit位置如圖3所示。為了保證視、音頻信號同步,需要一個(gè)基準(zhǔn)時(shí)鐘信號MCLK(M×fs),同步視頻時(shí)鐘信號、位時(shí)鐘BCLK及采樣WS信號。與超高清2 160×3 840@60相匹配的音頻信號為:如果音頻信號的采樣頻率為fs=32 kHz,采樣點(diǎn)的位數(shù)為n個(gè)bit,則fWS=32 kHz,fMCLK=8.192 MHz,fBCLK=2×n×fWS=1.024 MHz。

        圖3 I2S通信時(shí)序

        2 信號源系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

        2.1 系統(tǒng)總體結(jié)構(gòu)

        系統(tǒng)使用的FPGA器件為Xilinx公司ARTIX-7系列的芯片XC7A100T-2FGG484I,其內(nèi)部時(shí)鐘信號精度高、鎖定能力強(qiáng),使其具有高速的數(shù)據(jù)采集、傳輸、數(shù)字圖像處理等能力。使用VIVADO軟件開發(fā)工具,用verilog硬件描述語言實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)。信號源系統(tǒng)的組成如圖4所示,由系統(tǒng)時(shí)鐘、并行數(shù)字音頻信號發(fā)生器、并行音頻轉(zhuǎn)串行、超高清彩條視頻信號發(fā)生器、HDMI接口信號形成等模塊組成。系統(tǒng)時(shí)鐘部分為各模塊工作提供基準(zhǔn)時(shí)鐘,并行數(shù)字音頻信號發(fā)生器輸出的信號送給并行音頻轉(zhuǎn)串行模塊,成為串行I2S格式音頻信號。串行音頻信號和超高清彩條視頻信號同步送到HDMI接口信號形成模塊,輸出超高清HDMI接口音頻測試 信號。

        圖4 超高清HDMI接口音頻測試信號源的組成結(jié)構(gòu)

        2.2 系統(tǒng)時(shí)鐘

        將200 MHz的晶振差分信號送到FPGA時(shí)鐘管理系統(tǒng)IP核,產(chǎn)生像素時(shí)鐘fpixel、音頻采樣fs、基準(zhǔn)時(shí)鐘MCLK、位時(shí)鐘BCLK等信號。其中,音頻采樣頻率fs與并行數(shù)字音頻信號發(fā)生器的工作時(shí)鐘頻率faudio_clk相同。

        2.3 并行數(shù)字音頻信號發(fā)生器

        利用DDS技術(shù)在FPGA內(nèi)部產(chǎn)生并行數(shù)字音頻信號,其結(jié)構(gòu)如圖5所示。

        圖5 直接數(shù)字頻率合成器(DDS)基本結(jié)構(gòu)框圖

        頻率控制字決定輸出音頻信號的頻率。將八選一輸出的頻率控制字送給相位累加器,進(jìn)行以頻率控制字為步長的相位累加運(yùn)算,運(yùn)算結(jié)果存放在相位寄存器。相位寄存器的輸出作為數(shù)據(jù)存儲(chǔ)器(ROM)的地址,在地址時(shí)鐘信號作用下,讀出ROM中的音頻數(shù)據(jù)。不同采樣頻率信號通過四選一模塊輸出,采樣ROM中的數(shù)據(jù),成為并行音頻信號。輸出信號頻率為:

        式中:wordF為為頻率控制字,faudio_clk為DDS的工作頻率,A為相位累加器的位寬,取16 bit;數(shù)據(jù)存儲(chǔ)器(ROM)的字?jǐn)?shù)設(shè)計(jì)為2 048個(gè),位寬為16 bit。

        為了滿足生產(chǎn)中對不同頻率音頻信號的測試需求,信號源要輸出不同頻率的音頻信號。通過設(shè)定不同的頻率控制字,調(diào)節(jié)輸出信號的頻率。系統(tǒng)輸出音頻信號的頻率范圍是0.5~4 kHz,步長為 0.5 kHz。同時(shí),為了滿足超高清視頻、音頻信號同步關(guān)系,采樣頻率可選擇,分別為32 kHz、44.1 kHz、 48 kHz、96 kHz等。

        圖6是FPGA內(nèi)部產(chǎn)生的并行音頻測試信號的實(shí)時(shí)仿真圖,左右聲道并行音頻數(shù)據(jù)分別存放到寄存器left_data_shift[15∶0]和right_data_shift[15∶0]中。由圖6可見,所設(shè)計(jì)的并行數(shù)字音頻信號發(fā)生器能夠正確輸出單音頻的正弦波信號。

        圖6 產(chǎn)生的并行音頻測試信號實(shí)時(shí)仿真圖

        2.4 并行音頻轉(zhuǎn)串行

        DDS產(chǎn)生的并行音頻信號轉(zhuǎn)換為串行音頻數(shù)據(jù)的流程如圖7所示。在WS信號的上升沿到來時(shí),將左右聲道DDS輸出的16 bit并行音頻數(shù)據(jù)分別存入兩個(gè)16位寄存器left_data_shift和right-data_shift中。

        圖7 并行音頻信號轉(zhuǎn)串行數(shù)據(jù)流程

        在信號WS為1,同時(shí)在位同步BCLK信號的下降沿到來時(shí),在BCLK時(shí)鐘作用下,寄存器left_data_shift內(nèi)的16位數(shù)據(jù)逐個(gè)向高位移位,低位補(bǔ)零;同時(shí)將高位取出,移到sdata_d1寄存器中。經(jīng)過16個(gè)位時(shí)鐘BCLK后,并行音頻數(shù)據(jù)轉(zhuǎn)換為串行I2S格式的數(shù)據(jù),從寄存器sdata_d1串出。比如left_data_shift內(nèi)存16位1011_1110_0001_1011音頻數(shù)據(jù),經(jīng)過一個(gè)BCLK信號下降沿后,left_data_shift寄存器的值變?yōu)?111_1100_0011_0110,高位1存入寄存器sdata_d1中,依次經(jīng)過15個(gè)BCLK位時(shí)鐘的周期之后,寄存器left_data_shift的值變?yōu)?000_0000_0000_0000,高位依次從寄存器sdata_d1串出,第16個(gè)BCLK后,left_data_shift的值變?yōu)?000_0000_0000_0000。同理,在WS為0時(shí),右通道DDS并行數(shù)據(jù),經(jīng)過16個(gè)BCLK后,轉(zhuǎn)換成串行音頻數(shù)據(jù)。最后將sdata_d1的串行數(shù)據(jù)延時(shí)一個(gè)位時(shí)鐘,得到的串行數(shù)據(jù)sdata為標(biāo)準(zhǔn)I2S協(xié)議音頻信號。左右聲道的數(shù)據(jù)在時(shí)間上以時(shí)分復(fù)用的形式交替出現(xiàn)。

        2.5 超高清HDMI接口信號形成模塊

        將串行音頻信號和超高清并行視頻信號轉(zhuǎn)換為HDMI接口信號通過iTE6615芯片實(shí)現(xiàn)。iTE6615芯 片 支持3 840×2 160@60 Hz、4 096× 2 160@60 Hz、5 120×2 160@60 Hz分辨率的超高清并行視頻信號輸入,將串行I2S格式的音頻信號在行逆程及場逆程插入到并行視頻信號中,轉(zhuǎn)換為超高清HDMI接口信號。如圖4所示,從FPGA器件輸出像素頻率為594 MHz的并行超高清視頻信號輸入到iTE6615的視頻端口,將串行音頻數(shù)據(jù)送到iTE6615的音頻端口,在iTE6615芯片內(nèi)部根據(jù)像素時(shí)鐘頻率、音頻采樣頻率WS、基準(zhǔn)時(shí)鐘MCLK頻率值計(jì)算出N值和CTS值,進(jìn)行編碼處理,輸出HDMI視音頻接口信號。

        2.6 芯片內(nèi)部資源利用情況

        系統(tǒng)使用的VIVADO開發(fā)工具可以實(shí)時(shí)觀察芯片內(nèi)部硬件電路布局及資源利用情況。圖8是本信號源在芯片XC7A100T-2FGG484I內(nèi)部消耗的邏輯資源分布情況(包括超高清彩條視頻信號發(fā)生器)。從圖8可見,存儲(chǔ)單元BRAM使用資源最多,達(dá)到96%,占用了47%的IO口資源;緩沖單元BUFG占用22%,查找表LUT占用18%,時(shí)鐘管理資源MMCM占用17%。信號源系統(tǒng)在芯片XC7A100T-2FGG484I內(nèi)部過程總耗電是0.356 W。其中,動(dòng)態(tài)耗電0.255 W,靜態(tài)耗?電0.101 W,系統(tǒng)能夠正常穩(wěn)定地工作。

        3 系統(tǒng)測試

        將信號源輸出的HDMI接口的視音頻信號送到超高清電視機(jī)主板,對信號進(jìn)行解碼處理,分離出視、音頻信號。分離出的視頻信號送到顯示器上,顯示超高清彩條信號和16階灰度信號;分離出I2S格式的音頻信號送到音頻功放電路,對串行數(shù)字音頻信號進(jìn)行數(shù)模轉(zhuǎn)換,然后對模擬音頻信號放大,送到揚(yáng)聲器上,試聽不同頻率的音頻信號。

        將信號源輸出的HDMI接口信號送到5G采樣特性的示波器測試,得到圖9、圖10的結(jié)果。圖9是HDMI接口的兩場信號,場頻為60 Hz;圖10是HDMI接口的兩行信號,行頻為131.7 kHz。

        圖9 超高清HDMI接口的兩場信號

        圖10 超高清HDMI接口的兩行信號

        圖11是超高電視機(jī)主板分離出超高清2 160P的視頻測試信號。用示波器測試電視機(jī)主板分離出的I2S格式音頻信號,得到圖12。從圖12可見,串行數(shù)據(jù)呈現(xiàn)出周期性,反映出單音頻正弦波采樣值串行化的結(jié)果。用示波器測量功率放大后的信號,得到圖13、圖14,測出頻率為0.5 kHz和1 kHz的模擬單音頻信號。結(jié)果顯示,信號源系統(tǒng)正確輸出單音頻信號,滿足測試需求。

        圖11 超高清2 160P視頻測試信號

        圖12 串行I2S格式音頻信號

        圖13 輸出單音頻模擬信號

        圖14 輸出1kHz的模擬單音頻信號

        4 結(jié) 語

        在一片Artix-7系列XC7A100T芯片上,利用DDS直接頻率合成方法產(chǎn)生測試用的并行音頻信號,將并行音頻信號按照HDMI接口的音頻傳輸協(xié)議轉(zhuǎn)換成不同碼流的串行信號,與并行視頻信號同步送到HDMI接口形成模塊,設(shè)計(jì)實(shí)現(xiàn)了超高清音視頻信號源系統(tǒng)。該系統(tǒng)省去了專用音頻信號產(chǎn)生及處理芯片,提高了系統(tǒng)的集成度。信號源兼容超高清、高清、標(biāo)清視頻信號。在同一主頻時(shí)鐘信號作用下,在FPGA內(nèi)部產(chǎn)生不同碼流的數(shù)字音頻信號,與高清及超高清視頻信號相匹配,達(dá)到了音、視頻的同步。由于FPGA具有反復(fù)編程的優(yōu)點(diǎn),信號源可根據(jù)實(shí)際需要進(jìn)行編程調(diào)整,以適應(yīng)不同的測試環(huán)境。本信號源已經(jīng)在相關(guān)車間測試,參數(shù)滿足生產(chǎn)測試需求。

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