姜 妮，陳曉琴，譚 波

（重慶三峽職業(yè)學(xué)院 重慶 404000）

0 引言

隨著芯片技術(shù)在大規(guī)模集成電路中的發(fā)展，摩爾定律在微電子工業(yè)中的應(yīng)用可能接近極限，芯片微縮愈加困難，而市場對芯片高性能的追逐不減，所以必須開始探索在封裝領(lǐng)域?qū)で笸黄芠1]。先進的三維集成電路技術(shù)可以克服以下方面的局限，通常來說，就是在保證芯片功能的前提下，將芯片單位面積的電子元器件進行堆疊和增加，在精度方面得到最大化的優(yōu)化[2]。3D堆疊的概念是利用二維到三維的轉(zhuǎn)變，芯片在進行封裝的時候，從二維平面封裝的模式轉(zhuǎn)變到三維模式的封裝，也就是說，在不改變原有芯片封裝體積前提下，芯片從二維到三維方向進行延伸，通過垂直平面進行堆疊和封裝，疊放器件的數(shù)量進行增加[3]。疊放的方式不同，芯片的功能也大大增加，通過三維的芯片堆疊，在芯片的Z軸上形成一個三維的立體芯片結(jié)構(gòu)，或者是利用微加工技術(shù)在芯片上形成三維集成，信號通過晶圓級的連接，3D堆疊技術(shù)主要用于微系統(tǒng)的集成，是在片上系統(tǒng)和多芯片模塊之后開發(fā)的封裝制造技術(shù)[4]。

1 晶體管的演變

每個金屬氧化物半導(dǎo)體場效應(yīng)晶體管或MOSFET都具有相同的一組基本部件：柵極疊層（gate stack）、溝道區(qū)（channel region）、源極（source）和漏極（drain）。源極和漏極經(jīng)過化學(xué)摻雜，使它們要么富含移動電子(n型)，要么缺乏移動電子（p型）。溝道區(qū)具有與源極和漏極相反的摻雜。在2011年之前用于先進微處理器的平面版本晶體管中，MOSFET的柵極堆疊位于芯片溝道區(qū)的正上方，主要是將電場投射到溝道區(qū)。向柵極（相對于源極）施加足夠大的電壓會在溝道區(qū)域中形成一層移動電荷載流子，從而允許電流在源極和漏極之間流動。也就是說，研究人員目前的半導(dǎo)體制造技術(shù)，已經(jīng)從之前的5 nm（納米）、7 nm開始向3 nm和2 nm發(fā)展，電晶體大小也因此不斷接近原子的物理體積限制，電子及物理的限制也讓先進制程的持續(xù)微縮與升級難度越來越大。

當研究人員在縮小經(jīng)典的平面晶體管時，一個被設(shè)備物理學(xué)家稱之為“短溝道效應(yīng)”的東西引起了大眾的廣泛關(guān)注。簡單來說，是因為源極和漏極之間的距離變得愈來愈小，導(dǎo)致電流會在不確定的情況下通過溝道泄漏，主要歸因于柵電極難以耗盡電荷載流子的溝道。為了解決這個問題，研究人員采用了一種完全不同的晶體管架構(gòu)——FinFET。它將柵極包裹在三個側(cè)面的溝道周圍，以提供更好的靜電控制，如圖1所示。傳統(tǒng)的二維芯片一般是將研究人員需要的芯片模塊直接在平面上進行封裝，通過三維芯片進行多層堆疊，而硅通孔技術(shù)，就是研究人員通常所說的TSV技術(shù)。利用硅通孔提供多個晶片的垂直方向的芯片通信，TSV是目前應(yīng)用開發(fā)最多的一項高密度芯片封裝技術(shù)。它正在漸漸取代工藝比較成熟的引線鍵合技術(shù)，引線鍵合技術(shù)對芯片的良品率有很大的影響，TSV是解決3D芯片堆疊技術(shù)，同時也是影響芯片可靠性的關(guān)鍵[5]。

圖1 3D堆疊CMOS的連接

從具體的結(jié)構(gòu)上講，柵極是完全圍繞溝道，對溝道內(nèi)的電荷載流子提供更嚴格的控制，這些溝道現(xiàn)在由納米級硅帶形成。使用這些納米帶（納米片），就可以再次使用光刻技術(shù)根據(jù)需要改變晶體管的寬度。去除量化約束后，便可以為應(yīng)用程序生成適當大小的寬度。同時，研究人員在芯片的功率、性能和成本上得到了有效的平衡。更重要的是，通過堆疊和并行操作，設(shè)備可以驅(qū)動更多的電流，在不增加面積的情況下也能提升性能。此項封裝技術(shù)最大的挑戰(zhàn)便是，要在芯片內(nèi)直接制作硅穿孔困難度相對較高。

從立體封裝的角度來看，研究人員通過使用直接的硅晶圓做成硅中介板來代替以往導(dǎo)線載板。以往的導(dǎo)線載板都是直接由塑膠做成，通過立體封裝，研究人員直接將芯片通過三維立體的方式，進行器件的堆疊，在制作的成本和利用率上得到了很大的改善，從而讓摩爾定律繼續(xù)在三維模式上得以實現(xiàn)。

2 3D堆疊中的芯片的優(yōu)勢

迄今為止，所有CMOS技術(shù)都將標準NMOS和PMOS晶體管對并排放置。在3D堆疊中的芯片技術(shù)和封裝技術(shù)合并得越來越近。3D堆疊芯片技術(shù)在集成度、性能、功耗等方面更具優(yōu)勢，同時設(shè)計自由度更高，開發(fā)時間更短。3D堆疊芯片技術(shù)可以增強高密度芯片的集成，相比于傳統(tǒng)引線鍵合的芯片來說，其性能更好、外形更小、功耗更低、成本更低。3D芯片結(jié)構(gòu)中有足夠的空間，在基于三維IC的垂直整合方面，兩個或多個電子元件進行堆疊，可形成通過芯片到芯片、芯片到晶圓或晶圓到晶圓的立體堆疊。

3 解決模式

目前微電子和納米電子技術(shù)不足以滿足未來對多種應(yīng)用的需求。例如，通信（如移動電話和PDA）的嵌入式應(yīng)用和汽車的駕駛員輔助系統(tǒng)需要混合技術(shù)（傳感器、執(zhí)行器、模擬或存儲器）制造的子系統(tǒng)與低功耗高性能處理能力的可靠融合。目前大多數(shù)的解決方案都依賴于嵌入式技術(shù)，但是，這些技術(shù)從成本上來說既昂貴又復(fù)雜。此外，連接設(shè)置在二維芯片區(qū)域的子系統(tǒng)所必需的全局總線限制了芯片的性能和功耗。從長遠來看，當邏輯開始垂直發(fā)展而不是縮小關(guān)鍵尺寸時，良品率和工藝復(fù)雜性將成為關(guān)鍵挑戰(zhàn)。

要解決集成混合技術(shù)的問題，其中一個很重要的方法是研究人員說的3D堆疊概念。通過堆疊多個芯片來構(gòu)建一個系統(tǒng)，使用優(yōu)化的標準技術(shù)（例如CMOS或傳感器），制造該芯片堆棧的每一層，實施額外的工藝步驟來為堆疊過程準備各個芯片。芯片間通過一系列的連接，在堆疊模具的正面和背面構(gòu)成2D排列，然后再調(diào)整芯片中的芯粒數(shù)量，通過不同的芯粒數(shù)量架構(gòu)，從而衍生到不同規(guī)模的芯片系統(tǒng)。這使得研究人員在設(shè)計系統(tǒng)的時候，在芯片的擴展性和靈活性方面得到了較大提高，同時研發(fā)周期縮短，技術(shù)的研發(fā)成本也得到了有效地降低。

綜上所述，采用3D堆疊技術(shù)的芯片，無論是在芯片的集成度上，還是在性能和功耗方面，與傳統(tǒng)的2D堆疊相比，都具有很大的優(yōu)勢。隨著我國經(jīng)濟和科技水平的提高，在人工智能和芯片研發(fā)領(lǐng)域的應(yīng)用和技術(shù)研發(fā)方面，可以看到越來越多的人工智能產(chǎn)品采用3D的芯片堆疊技術(shù)，3D堆疊技術(shù)也必將引發(fā)電子信息領(lǐng)域的產(chǎn)業(yè)變革，無論是在CPU、GPU還是在存儲器上，都將取得質(zhì)的飛躍。

4 3D芯片技術(shù)的分類

3D堆疊芯片的加工技術(shù)主要是在原有的2.5D芯片堆疊的基礎(chǔ)上，通過孔互連等微機加工芯片技術(shù)，在芯片的Z軸方向進行封裝，使其形成一個三維的立體封裝疊加結(jié)構(gòu)。比如說，本文的芯片級封裝，圓晶級的封裝等等。在立體集成和信號聯(lián)通的時候同樣通過3D堆疊技術(shù)進行加工集成，該項微系統(tǒng)的集成技術(shù)是繼多芯片模塊和片上系統(tǒng)開發(fā)后的又一項前沿的芯片制造技術(shù)[6]。

通常來說，本文的SIP（System-in-Package）系統(tǒng)級封裝，凡是具有芯片堆疊功能的都可以稱為3D堆疊。因為在芯片的Z軸上，在IC的內(nèi)部和外部，不僅有功能的延伸，同時還具有信號的延伸。SIP不僅可以組裝集成成多個芯片系統(tǒng)，同時，它還可以作為專用的處理器、DRAM、快閃存儲器與被動元件結(jié)合電阻、連接器、天線等。這些元件都安裝在同一個基板上，這就表明，一個完整的功能單元可以建在一個多芯片的封裝中。因此，需要添加少量的外部組件來使其發(fā)揮作用。目前，3D芯片技術(shù)的分類主要有以下幾類：

（1）基于芯片堆砌的3D技術(shù)

從目前的芯片技術(shù)發(fā)展來看，3DIC的初期型態(tài)，廣泛應(yīng)用于SIP領(lǐng)域，主要是將具有同樣功能的裸芯片從下往上的堆疊在一起，通過芯片兩邊的鍵和線進行連接，最后以系統(tǒng)級封裝的SIP外觀呈現(xiàn)出來。堆疊的方式有多種形式，比較常見的有金字塔式、懸臂式、并列式等。

另一種常見的方式是在SIP基板上安裝一顆倒裝焊（Flip-Chip）裸片，另一顆裸片則以鍵合的方式安裝在其上方，這種3D堆疊方案在手機的芯片集成中較為常用。

（2）基于有源TSV的3D技術(shù)

在這種3D集成技術(shù)中，至少有一顆裸片和另一顆裸片疊放在一起，下面的裸片是采用TSV（Through Silicon Vias）技術(shù)，通過穿過硅片通道讓上面的裸片和下面的裸片、SIP基板進行通信。

上述技術(shù)都是在芯片工藝制作完成后，再進行堆疊，形成3D模型。實際上還稱不上真正意義上的3DIC技術(shù)，這些在封裝階段進行的堆疊，可以把它叫做3D融合、3D封裝或者叫3DSIP技術(shù)。其次，在封裝階段，研究人員需要通過IC載板進行芯片的融合，IC載板是一種介于IC半導(dǎo)體和PCB板之間的產(chǎn)品，作為芯片與點庫班之間的連接橋梁，不僅可以保護電路的完整性，同時也可以建立有效的散熱途徑，如圖2所示。

圖2 IC載板示意圖

（3）基于無源TSV的3D技術(shù)

在SIP基板和裸片之間放置一個中介層（Interposer）硅基板，中介層有一個硅通孔（TSV），通過TSV連接硅基板的上方和下面表面的金屬層。有人稱這種技術(shù)為2.5D，因為作為中間層的硅基板是無源被動元件，TSV硅通孔并未打在芯片本身上。

（4）基于芯片制造的3D技術(shù)

目前，基于芯片制造的3D技術(shù)主要應(yīng)用在3DNAND Flash上。東芝和三星在3DNAND上的開山之作，帶來了3DNAND兩大主打技術(shù)。3DNAND現(xiàn)在已經(jīng)可以做到64層甚至更高，它的產(chǎn)量正在超過2DNAND。

在3D制造中需要透硅通孔穿透整個芯片，在穿透硅通孔的時候，不僅需要穿透芯片電路的各個層級材料，在封裝電路中的硅襯底也要全部穿透，3D晶體管比傳統(tǒng)的平面晶體管的體積要小很多，所以，這就需要對通孔的刻蝕技術(shù)具有較高的要求。

5 多層堆棧

一個3D多層概念是絕緣體上硅（SOI）技術(shù)，它將多個硅層嵌入二氧化硅層中。要么黏合到特定的載體材料上，要么嵌入到特定的載體材料中。這些載體承載所需的內(nèi)部ct結(jié)構(gòu)并補償機械應(yīng)力。避免SOI和載波技術(shù)失敗的一種方法是將芯片背對著進行堆疊。關(guān)鍵步驟包括對齊通孔和制造可靠的焊點。在CMOS管上進行處理之后，芯片間通孔從晶圓的正面蝕刻和金屬化。載體附著在加工的晶圓上，然后是機械減薄工藝和化學(xué)機械拋光步驟。最后，將芯片焊接到3D堆棧中。為了避免可能導(dǎo)致金屬化不利的長徑比的深層正面蝕刻，可以在變薄過程后從背面蝕刻通孔，以便它們到達第一金屬層[7]。

在此過程中本文提出了一個新的工藝流程，實現(xiàn)了外延蝕刻停止層，用于稀化過程的厚度控制。使用這種蝕刻停止層，研究人員可以在有源CMOS的第一個金屬層中創(chuàng)建背面過孔到著陸墊的精確對齊，從而在3D堆棧的各個層之間產(chǎn)生小通孔直徑和高連接密度。此外，研究人員可以使用其他材料，如GaAs（砷化鎵），結(jié)合外延剝離過程。研究人員使用基于固液擴散（Solid）工藝的銅錫焊接工藝，在單芯片層之間建立電氣和機械連接。同時允許后續(xù)堆疊，而不會使以前的焊點退化。

使用這一工藝，研究人員創(chuàng)建了真正的多層堆棧，并測試了它們與歐姆觸點和芯片間通孔的靜態(tài)電氣特性。通過在PMOS晶體管上堆疊NMOS，3D堆疊有效地將每平方毫米的CMOS晶體管密度翻倍。

總體上看，3D堆疊技術(shù)在集成度、性能、功耗等方面更具優(yōu)勢，同時設(shè)計自由度更高，開發(fā)時間更短，是各封裝技術(shù)中最具發(fā)展前景的一種。當前，隨著高效能運算、人工智能等應(yīng)用興起，加上用于提供多個晶圓垂直通信的TSV技術(shù)愈來愈成熟，可以看到越來越多的CPU、GPU和存儲器開始采用3D堆疊技術(shù)。雖然3D堆疊在標準技術(shù)之上產(chǎn)生了額外的加工步驟，但其對芯片間通孔在物理架構(gòu)的任意層之間提供連接，同時在相對較短的連接長度中，芯片的性能得到了顯著的提高，功耗也得到了顯著的降低。

6 結(jié)語

隨著整個芯片制造產(chǎn)業(yè)鏈的不斷完善，晶體管的制造工藝不斷變革，不斷推出各領(lǐng)域新的支持技術(shù)。3D堆疊技術(shù)提供了新的緯度擴展的芯片封裝思路，在圓晶制作達到瓶頸時，可以不用微細化硅基板。3D封裝技術(shù)將成為接下來芯片性能提升過程的中流砥柱，同時也將是半導(dǎo)體信息產(chǎn)業(yè)的未來。