顧明超，李春曉，邊 疆，張漢卿

(1.中國電子科技集團(tuán)公司第五十四研究所，河北 石家莊050081；2.河北省電磁頻譜認(rèn)知與管控重點(diǎn)實(shí)驗室，河北 石家莊050081)

0 引言

相控陣技術(shù)是近年發(fā)展迅速的前沿?zé)狳c(diǎn)技術(shù)之一，早先應(yīng)用于雷達(dá)探測技術(shù)，多為窄帶陣列處理體制[1]，典型帶寬值為幾兆赫茲至幾十兆赫茲。隨著技術(shù)推廣，目前已經(jīng)逐步應(yīng)用到電子對抗系統(tǒng)中，瞬時帶寬也要求到幾百兆赫茲甚至更高。2020年12月中國工程院發(fā)布的信息與電子工程領(lǐng)域技術(shù)前沿，相控陣技術(shù)在該領(lǐng)域10項前沿工程技術(shù)中占據(jù)兩席，足以說明相控陣體制的技術(shù)先進(jìn)性，對其關(guān)鍵技術(shù)工程化研究應(yīng)用具有一定緊迫性，本文主要介紹其關(guān)鍵技術(shù)之一的超寬帶數(shù)字波束形成技術(shù)的原理與其在FPGA中實(shí)現(xiàn)過程。

相控陣技術(shù)從有源放大和波控單元的位置區(qū)分，可分為無源和有源相控陣；從波束形成方式區(qū)分，可分為模擬波束合成、數(shù)字波束合成以及模數(shù)混合波束合成；從技術(shù)發(fā)展角度看，相控陣從無源發(fā)展到有源，從模擬發(fā)展到數(shù)字架構(gòu)。數(shù)字波束形成是相控陣領(lǐng)域中的一個關(guān)鍵技術(shù)，其本質(zhì)是一種數(shù)字化空域濾波，增強(qiáng)特定方位入射到陣列的信號，提高信噪比，抑制其他方向的干擾與噪聲，為之后信號處理提供必要條件。在電子對抗領(lǐng)域，若能形成多個指向可變的寬帶數(shù)字波束密集覆蓋敏感區(qū)域，通過多波束并行偵察方式，勢必能提高電子偵察系統(tǒng)的信號截獲概率。

電子對抗中對寬帶沒有明確定義，一般認(rèn)為信號帶寬與中心頻率之比小于1%時，為窄帶信號；大于1%小于25%時，為寬帶信號；若帶寬與中心頻率的比值大于25%，為超寬帶(UWB)信號[2]。在電子對抗領(lǐng)域，由于為非合作接收方式，不明確信號調(diào)制類型和帶寬以及持續(xù)時間，需通過高速ADC采集瞬時覆蓋目標(biāo)頻段，再通過寬帶偵察和信道化檢測等措施對信號參數(shù)進(jìn)行測量。目前瞬時帶寬典型應(yīng)用范圍為300 MHz及以下，瞬時覆蓋500 MHz到GHz帶寬的需求也將日益增多[3]。

Xilinx公司Virtex-7系列的大容量FPGA是一類性價比高且應(yīng)用較廣的芯片。這個系列FPGA有數(shù)量眾多的邏輯/存儲資源以及較為豐富的乘法器和數(shù)量眾多的高速串行總線接口，非常適合于超寬帶數(shù)字多波束的技術(shù)驗證。

1 數(shù)字波束形成實(shí)現(xiàn)原理

1.1 數(shù)字波束合成原理

本文主要討論信號接收波束形成，不涉及發(fā)射波束。早期的波束合成往往采用模擬移相的方式對多路模擬信號進(jìn)行移相后合路，由于模擬移相器在寬頻帶中具有“非色散”特性，對覆蓋頻帶中各頻點(diǎn)移相值一樣，應(yīng)用于窄帶信號的合成效果較為理想。但是對于電子偵察而言，瞬時覆蓋帶寬高達(dá)幾百M(fèi)Hz甚至GHz，由于天線孔徑效應(yīng)的存在，導(dǎo)致寬帶波束方向與理想方向產(chǎn)生偏差，瞬時帶寬越大，天線的孔徑效應(yīng)越明顯[4]。模擬信號移相合成方式已經(jīng)不能滿足寬帶合成需求，必須采用寬帶數(shù)字校準(zhǔn)合成技術(shù)實(shí)現(xiàn)對多陣元寬帶數(shù)據(jù)流的處理。

在陣列信號接收過程中，輻射源發(fā)出的目標(biāo)信號在空間傳輸后到達(dá)接收陣列天線的各陣元，由于天線陣元的位置差異導(dǎo)致其接收信號的波程差異，因此各陣元的輸出信號存在一定的相對時間延遲。對各陣元接收信號的時延做出補(bǔ)償，讓經(jīng)過補(bǔ)償后的各個輸出信號在所期望的空間方向上幅度為同向相加，則此時可以最大化指定方向的波束輸出信號幅度，并且使其他方向上的波束幅值相應(yīng)變小，由此對非期望方向上的無用信號起到了抑制作用，用時域濾波處理方式達(dá)到了空域濾波的效果，這也是數(shù)字波束合成的一般性原理。

下面以均勻線陣、單音信號輸入為例進(jìn)行說明，相鄰兩個陣元間隔為d，如圖1所示。

圖1 信號入射均勻線陣示意圖Fig.1 Schematic diagram of signal incident uniform linear array

假設(shè)陣元1為相位參考，來波方向與法線方向夾角為θ，c為光速，各陣元的時延表達(dá)式為[5]：

(1)

則各陣元相位差如式(2)所示：

(2)

若采樣率為fs，則整數(shù)時延就近取整后，整數(shù)延遲值計算如式(3)所示：

Lint=round(τi·fs)。

(3)

分?jǐn)?shù)時延計算如式(4)所示：

Lfraction=τi·fs-round(τi·fs)。

(4)

式(1)～(4)的推導(dǎo)隱含了一個重要前提，即各陣元接收到數(shù)字化過程的通道一致性是理想的，但實(shí)際情況并非如此，需要校準(zhǔn)源產(chǎn)生掃頻或梳狀譜信號作為陣列接收模塊的輸入激勵，對通道一致性進(jìn)行校準(zhǔn)，再按上述分析過程進(jìn)行合成處理。

通道間不一致包括在法線方向時，各陣元接收信號時延不一致和通道間非線性相位差異，時延不一致可分解為整數(shù)采樣點(diǎn)和分?jǐn)?shù)點(diǎn)延遲，整數(shù)采樣點(diǎn)可通過采樣點(diǎn)校準(zhǔn)在FPGA中對數(shù)據(jù)緩存或移位寄存器實(shí)現(xiàn)，分?jǐn)?shù)點(diǎn)延遲和非線性相位差異可以與波束合成功能的分?jǐn)?shù)點(diǎn)延遲功能進(jìn)行合并，通過頻域?qū)崿F(xiàn)，這種組合實(shí)現(xiàn)方式有利于降低硬件實(shí)現(xiàn)的復(fù)雜度和資源消耗。

1.2 寬帶數(shù)字波束合成實(shí)現(xiàn)過程

一般陣列處理系統(tǒng)包含陣列天線、模擬信道、數(shù)字處理和軟件控制席位四部分。波束控制由軟件席位控制模擬信道和數(shù)字部分電路完成。簡化框圖如圖2所示。

在圖2中，若ADC采樣率足夠高，采用射頻直接采樣體制接收覆蓋目標(biāo)頻段，各陣元接收的多通道射頻信號經(jīng)過濾波放大后進(jìn)入高速ADC完成模數(shù)轉(zhuǎn)換，通過實(shí)采樣校準(zhǔn)和數(shù)字延遲濾波完成波束合成功能，或者實(shí)采樣信號通過寬帶變頻濾波后形成多相結(jié)構(gòu)的零中頻數(shù)據(jù)流，再經(jīng)過寬帶復(fù)校準(zhǔn)和數(shù)字復(fù)合成濾波計算后，完成寬帶數(shù)字波束合成功能。

寬帶偵察系統(tǒng)中，除了要求形成寬帶波束，往往還采用寬帶偵察引導(dǎo)窄帶測向的方式，需要形成多個窄帶波束進(jìn)行控守，只需按照陣列模型和頻點(diǎn)計算合成系數(shù)，再與按中心頻點(diǎn)計算的通道間相位校準(zhǔn)系數(shù)相乘，通過窄帶濾波后的乘加運(yùn)算完成信號合成功能。

2 寬帶數(shù)字波束合成實(shí)現(xiàn)過程

波束合成的實(shí)現(xiàn)可分為時域法和頻域法，無論哪種方法，預(yù)處理包含的采樣同步、采樣點(diǎn)校準(zhǔn)都是必須的，都是DSP通過回讀FPGA內(nèi)同步存儲的多路數(shù)據(jù)，經(jīng)過校準(zhǔn)和合成算法，將計算后系數(shù)寫入FPGA中[6]進(jìn)行后續(xù)運(yùn)算。時域法和頻域法均可實(shí)現(xiàn)寬帶數(shù)字波束，處理方法的選擇主要取決于波束數(shù)量、硬件資源消耗與系統(tǒng)成本。

2.1 時域合成法

寬帶波束形成時域?qū)崿F(xiàn)常見的有FIR濾波器實(shí)現(xiàn)、基于Farrow的分?jǐn)?shù)點(diǎn)延時法和微波光子技術(shù)的時延方法。Farrow結(jié)構(gòu)[7]可實(shí)現(xiàn)任意分?jǐn)?shù)點(diǎn)延遲，延遲改變只需更改輸入?yún)?shù)即可，延遲精度取決于相數(shù)和階數(shù)，對寬帶多相數(shù)據(jù)而言，乘加器使用數(shù)量較大，工程化優(yōu)勢不明顯。微波光子技術(shù)[8]通過光延遲實(shí)現(xiàn)真延時功能，延遲精度受環(huán)境因素影響較大，目前技術(shù)成熟度暫不滿足工程化要求。

寬帶時域波束合成最常見做法是通過FIR濾波器組實(shí)現(xiàn)的，利用FIR濾波器實(shí)現(xiàn)各陣元不同延時后的加權(quán)。其設(shè)計思路是：若需在期望方向形成指向波束，選擇帶寬內(nèi)一定數(shù)量頻點(diǎn)來進(jìn)行波束設(shè)計，得出在這些特定頻點(diǎn)上的加權(quán)值，也就是得到每個陣元的幅度權(quán)與相位權(quán)。設(shè)計一組濾波器，使每個濾波器的幅相響應(yīng)分別在這些頻點(diǎn)上，與各陣元的幅度加權(quán)和相位加權(quán)近似相同。換言之，就是設(shè)計一組FIR濾波器，用其幅頻響應(yīng)和相頻響應(yīng)分別擬合各陣元的幅度權(quán)與相位權(quán)。時域合成框圖如圖3所示。

圖3 時域合成框圖Fig.3 Block diagram of time domain DBF

模擬信號數(shù)字化后，通過FIR濾波器加權(quán)后相加，形成波束輸出。在不考慮通道一致的情況下，為降低FIR濾波器階數(shù)，只需要濾波器實(shí)現(xiàn)分?jǐn)?shù)點(diǎn)延遲，整數(shù)點(diǎn)延遲由FPGA內(nèi)部緩存或移位寄存器完成。

理想的分?jǐn)?shù)時延濾波器的沖激響應(yīng)可表示為：

hid(n)=sinc(n-D)。

(5)

當(dāng)延遲不是正整數(shù)時，式(5)表示的濾波器是非因果的，若直接使用截斷后的sinc函數(shù)來設(shè)計分?jǐn)?shù)時延濾波器，其性能往往是不可接受的。為降低吉布斯效應(yīng)的影響，時域加窗是常用的方法。

加窗后的沖激響應(yīng)如式(6)所示：

(6)

其中，理想沖激響應(yīng)hid(n)被窗函數(shù)截斷，窗長L=N+1。窗函數(shù)可選擇海明窗、漢寧窗以及切比雪夫窗等。窗函數(shù)法計算量小、實(shí)時性高，但硬件資源受限導(dǎo)致濾波器長度較短時，該方法難以控制幅度響應(yīng)誤差。若波束指向變化時，需不斷加載更新濾波器系數(shù)，造成波束數(shù)據(jù)間斷，影響對目標(biāo)信號接收效果。

設(shè)計舉例：24陣元線陣，陣元間距0.1 m，采樣率1 600 Msample/s，瞬時覆蓋500 MHz帶寬，要求形成3個波束，波束覆蓋范圍±30°。

校準(zhǔn)濾波器系數(shù)64階，時延濾波器系數(shù)32階，滿足設(shè)計要求。單片F(xiàn)PGA接收2路采樣數(shù)據(jù)，8相200 Msample/s結(jié)構(gòu)，若采用實(shí)信號校準(zhǔn)合成方法，校準(zhǔn)濾波消耗乘法器為64×8×2=1 024，合成濾波消耗乘法器為32×8×2×3=1 536，合計2 560個乘法器，采用XC7VX690T可實(shí)現(xiàn)預(yù)期功能，但只能形成1個波束。由此可見，寬帶時域處理方法資源消耗多，尤其是數(shù)據(jù)為多相結(jié)構(gòu)時，資源按相數(shù)線性增長。

2.2 頻域合成法

時域合成處理占用FPGA內(nèi)部資源較多，因此必須轉(zhuǎn)換思路，選擇一種處理實(shí)時資源消耗少的校準(zhǔn)合成方法支撐寬帶陣列處理數(shù)字多波束應(yīng)用需求。

對此，采訪中，多地紀(jì)檢干部也向本刊記者表示，對于群眾身邊的形式主義、官僚主義等直觀的或“變種”的“四風(fēng)”問題，紀(jì)委監(jiān)委會嚴(yán)查不松勁?！皩旓L(fēng)違紀(jì)問題加大監(jiān)督檢查力度，嚴(yán)查快辦，并實(shí)行責(zé)任倒查，嚴(yán)肅追究黨組織主體責(zé)任和紀(jì)檢組織的監(jiān)督責(zé)任，同時對典型問題通報曝光，形成有力震懾?！苯鼇?，各地通過不斷豐富監(jiān)督檢查手段，通過常規(guī)檢查、大數(shù)據(jù)篩查、群眾監(jiān)督等方式，密切關(guān)注“四風(fēng)”隱形變異、改頭換面等新動向，其目的都是很明確的，那就是嚴(yán)防“四風(fēng)”反彈回潮。

時域校準(zhǔn)合成實(shí)質(zhì)為數(shù)據(jù)流與時域系數(shù)卷積運(yùn)算，需通過并行乘加實(shí)現(xiàn)。若將運(yùn)算變換至頻域處理，校準(zhǔn)合成系數(shù)先進(jìn)行卷積運(yùn)算，補(bǔ)零后通過FFT運(yùn)算變換至頻域，頻域系數(shù)與頻域數(shù)據(jù)串行相乘，各路相加后再IFFT變換至?xí)r域，形成DBF數(shù)據(jù)流。FFT和IFFT消耗乘法器和存儲資源較少，乘法器的使用數(shù)量較時域大為減少。頻域合成FPGA實(shí)現(xiàn)如圖4所示。

圖4 頻域合成FPGA實(shí)現(xiàn)框圖Fig.4 FPGA implementation of frequency domain DBF

圖4中，通過JESD204B總線接收的采樣數(shù)據(jù)經(jīng)過多相濾波形成四相零中頻數(shù)據(jù)流，對多相數(shù)據(jù)流按N點(diǎn)等間隔進(jìn)行劃分，數(shù)據(jù)塊順序與FPGA中4路處理資源對應(yīng)，經(jīng)過數(shù)據(jù)緩存并串轉(zhuǎn)換后進(jìn)行FFT運(yùn)算，并與DSP下發(fā)的頻域系數(shù)相乘后與其他數(shù)據(jù)通道的對應(yīng)支路求和，IFFT變換至?xí)r域，串并轉(zhuǎn)換后，按照時間對應(yīng)關(guān)系重新排列數(shù)據(jù)，形成連續(xù)的波束合成時域數(shù)據(jù)流。

3 FPGA實(shí)現(xiàn)驗證

在超寬帶波束合成FPGA實(shí)現(xiàn)過程中，遇到了多個技術(shù)實(shí)現(xiàn)問題。例如頻率分辨率與自校源步進(jìn)不匹配，F(xiàn)PGA處理時鐘高造成時序收斂困難，數(shù)據(jù)傳輸量過大導(dǎo)致形成波束數(shù)量減少，頻域合成后的時域數(shù)據(jù)斷數(shù)，校準(zhǔn)合成一體設(shè)計降低資源量，提升波束掃描連續(xù)性等FPGA實(shí)現(xiàn)問題。

3.1 采樣率變換提升處理與傳輸

在工程應(yīng)用中，校準(zhǔn)時理想狀態(tài)是讓校準(zhǔn)頻點(diǎn)精確落在整數(shù)譜線上。自校源產(chǎn)生的頻率步進(jìn)最小為500 kHz，若按采樣率進(jìn)行計算，采樣率800 Msample/s，F(xiàn)FT點(diǎn)數(shù)256，此時頻率步進(jìn)為3.125 MHz，不能與自校源進(jìn)行適配。

在XC7VX690T中，當(dāng)FPGA資源占用較多時，時鐘速率運(yùn)行至200 MHz會造成時序收斂的困難。

采樣率為800 Msample/s，一個波束的數(shù)據(jù)量為25.6 Gbit/s，再加之64/66 bit編碼效率以及95%的傳輸效率，數(shù)據(jù)量為27.79 Gbit/s，需通過一組4XAurora總線才能將一個波束傳出，造成FPGA高速串行接口使用過多，減少了波束數(shù)據(jù)的傳輸，從而限制了波束形成數(shù)量。

為了解決以上三點(diǎn)問題，設(shè)計了基于多相結(jié)構(gòu)的采樣率變換模塊，采樣率由800 Msample/s變換至640 Msample/s，校準(zhǔn)的頻率步進(jìn)由3.125 MHz變?yōu)?40/256=2.5 MHz，適配了自校源頻率步進(jìn)特性。

通過采樣率變換后，F(xiàn)PGA內(nèi)部邏輯處理時鐘為640/4=160 MHz，有效降低了FPGA電路時序收斂的難度，降低了FPGA技術(shù)開發(fā)難度。

3.2 IFFT變換后波束數(shù)據(jù)不連續(xù)

在頻域處理時，通過仿真發(fā)現(xiàn)IFFT后的波束數(shù)據(jù)存在不連續(xù)現(xiàn)象，即當(dāng)進(jìn)行IFFT變換時，存在瞬態(tài)信息丟失問題。因此頻域處理必須消除兩次IFFT交界處相位不連續(xù)對合成造成的影響[9]。

結(jié)合FPGA實(shí)現(xiàn)特點(diǎn)，采用1/2交疊運(yùn)算的辦法對相鄰兩次IFFT后時域數(shù)據(jù)交疊處進(jìn)行去重處理。以單音信號為輸入，通過仿真對比，頻域FFT處理不作1/2交疊與作1/2交疊，輸出時域數(shù)據(jù)的對比。光滑曲線是經(jīng)過1/2交疊后的曲線，三角符號曲線代表未經(jīng)過1/2交疊的曲線，如圖5所示。

圖5 FFT計算1/2交疊對比圖Fig.5 1/2 overlap comparison chart of FFT calculation

由圖5不難看出，未經(jīng)過1/2交疊處理的數(shù)據(jù)波形存在明顯數(shù)據(jù)點(diǎn)周期性跳變現(xiàn)象，跳變周期與FFT點(diǎn)數(shù)一致。與不交疊處理相比，交疊處理會使FPGA波束形成模塊的資源消耗翻倍，但與時域校準(zhǔn)合成相比，頻域處理資源消耗小，仍具明顯優(yōu)勢。

3.3 頻域校準(zhǔn)合成一體設(shè)計

傳統(tǒng)的寬帶時域數(shù)字波束形成多采用多相分解濾波器的結(jié)構(gòu)，對通道校準(zhǔn)濾波器和時延濾波器獨(dú)立設(shè)計，通過濾波器級聯(lián)的方式硬件實(shí)現(xiàn)，導(dǎo)致乘加濾波資源消耗過大，寬帶波束形成個數(shù)較少，工程化使用受限。

如果將時域信號變換至頻域處理，可在DSP處理器中,對校準(zhǔn)系數(shù)與合成系數(shù)首先進(jìn)行時域卷積運(yùn)算，達(dá)到校準(zhǔn)系數(shù)與合成系數(shù)一體設(shè)計的效果，再轉(zhuǎn)化成頻域系數(shù)進(jìn)行乘加運(yùn)算后轉(zhuǎn)換為時域數(shù)據(jù)，通過這樣的轉(zhuǎn)化運(yùn)算能有效降低FPGA內(nèi)乘法器資源消耗，提升波束形成個數(shù)，工程化優(yōu)勢明顯。

3.4 提升波束掃描連續(xù)性

傳統(tǒng)的數(shù)字波束合成采用延時濾波器實(shí)現(xiàn)，在FPGA中通過對FIR濾波器在線配置實(shí)現(xiàn)。當(dāng)波束指向發(fā)生變化時，需要實(shí)時對時延濾波器系數(shù)進(jìn)行加載更新和復(fù)位，在更新系數(shù)時，輸出的DBF存在時間上間斷現(xiàn)象，影響對目標(biāo)信號偵察控守。

頻域處理時，合成系數(shù)是按塊運(yùn)算的，只要提前將指向系數(shù)寫入FPGA緩存內(nèi)，在FPGA的時序控制下，將系數(shù)寫入波束合成模塊，在不復(fù)位電路的情況下，對波束指向進(jìn)行“捷變”，切換速率為FPGA內(nèi)部一個時鐘周期。

3.5 頻率指向一致性驗證

為了驗證瞬時帶寬內(nèi)DBF后各頻率指向一致性， 500 MHz內(nèi)產(chǎn)生26個等間隔20 MHz的單音信號進(jìn)行仿真，在30°指向時，得到各頻率的波束圖。

由圖6可以看出，所有頻率分量的單音信號都指向了30°，沒有其他方向的波束峰值出現(xiàn)，從而驗證了寬帶下各頻率指向一致性。

圖6 多音信號波束指向仿真Fig.6 Beam pointing simulation of multitone signal

3.6 合成增益驗證

為了驗證波束合成效果，采用專用信號發(fā)生器輸出多個單音信號，通過功分配器輸出至波束合成接收機(jī)各中頻輸入。通過FPGA校準(zhǔn)合成處理，將單路采樣數(shù)據(jù)與頻域合成后數(shù)據(jù)存儲后導(dǎo)入至Matlab中計算幅度譜，覆蓋頻率范圍從150～650 MHz，分別如圖7與圖8所示。

圖7 寬帶波束合成前頻譜Fig.7 Spectrum analysis before wideband DBF

圖8 寬帶波束合成后頻譜Fig.8 Spectrum analysis after wideband DBF

由圖7與圖8不難看出，經(jīng)過寬帶數(shù)字波束形成處理后，信號幅度不變，但寬帶內(nèi)噪底顯著降低，信噪比得到明顯提升。通過數(shù)據(jù)統(tǒng)計，合成增益約13 dB，與理論值13.8 dB接近，從而驗證了該處理方法的可行性與有效性，為數(shù)字化寬帶陣列校準(zhǔn)合成處理的工程實(shí)現(xiàn)進(jìn)行了技術(shù)儲備。

3.7 FPGA處理資源統(tǒng)計

在Vivado17.4環(huán)境下，對XC7VX690T芯片綜合布線后資源使用情況進(jìn)行了統(tǒng)計，單片F(xiàn)PGA實(shí)現(xiàn)兩通道1 600 Msample/s實(shí)采樣數(shù)據(jù)接收，形成3個獨(dú)立500 MHz寬帶波束輸出，資源占用如表1所示。

表1 FPGA中資源消耗

FPGA中主要資源有3種：邏輯資源、存儲資源和乘法器資源。由表1可知，3個寬帶500 MHz的波束形成功能在FPGA中片內(nèi)資源消耗占比分別為47.9%、29.4%和52%。FPGA程序運(yùn)行在160 MHz處理時鐘下，波束合成功能運(yùn)行穩(wěn)定可靠。

4 結(jié)束語

本文介紹了數(shù)字波束形成原理與超寬帶數(shù)字波束形成技術(shù)的實(shí)現(xiàn)過程，重點(diǎn)描述了采用頻域合成技術(shù)實(shí)現(xiàn)超寬帶多通道校準(zhǔn)與波束形成的處理過程，并結(jié)合FPGA特性進(jìn)行了硬件實(shí)現(xiàn)，驗證了頻域合成技術(shù)對超寬帶數(shù)字波束形成的有效性。

當(dāng)前對相控陣系統(tǒng)探測距離要求的提升，促使相控陣天線陣面尺寸日益增大，陣元數(shù)量也對應(yīng)增長，越發(fā)凸顯功耗與成本給陣列技術(shù)工程化造成的瓶頸。隨著半導(dǎo)體工藝的飛速發(fā)展，采用SIP微封裝，低功耗集成化ASIC芯片設(shè)計的數(shù)字T/R組件[10]技術(shù)受到陣列信號處理領(lǐng)域廣泛重視，其中資源消耗較大，功能可固化的處理模塊采用ASIC流片，以達(dá)到低功耗與低成本預(yù)期。FPGA設(shè)計作為ASIC流片設(shè)計前期的原型驗證手段，起到了縮短芯片設(shè)計周期以及優(yōu)化芯片實(shí)現(xiàn)結(jié)構(gòu)的作用，是專用集成芯片開發(fā)過程中不可或缺的技術(shù)驗證環(huán)節(jié)。