李 林, 張躍軍, 張會(huì)紅

基于線計(jì)算的全加器設(shè)計(jì)

李 林, 張躍軍*, 張會(huì)紅

（寧波大學(xué) 信息科學(xué)與工程學(xué)院, 浙江 寧波 315211）

隨著集成電路特征尺寸的不斷縮小, 互連線在芯片內(nèi)部占的比重越來越大, 但是互連線僅用于數(shù)據(jù)傳輸, 芯片計(jì)算能力仍然需要依靠晶體管開關(guān)實(shí)現(xiàn). 如何在有限的硬件資源內(nèi)進(jìn)一步提高芯片的計(jì)算能力, 已經(jīng)成為當(dāng)前集成電路設(shè)計(jì)的核心問題. 本文通過研究金屬互連線間電容耦合效應(yīng), 采用互連線串?dāng)_現(xiàn)象完成邏輯運(yùn)算的思想, 提出一種基于線計(jì)算的全加器設(shè)計(jì)方案. 該方案首先建立線計(jì)算模型, 通過調(diào)整反相器閾值和不同干擾線與受擾線之間電容耦合強(qiáng)度匹配技術(shù), 采用相同線計(jì)算電路結(jié)構(gòu)實(shí)現(xiàn)不同功能的邏輯門電路; 然后, 在邏輯門的基礎(chǔ)上實(shí)現(xiàn)基于線計(jì)算的全加器; 最后, 在TSMC 65nm CMOS工藝下仿真驗(yàn)證. 結(jié)果表明, 所設(shè)計(jì)的線計(jì)算電路具有正確邏輯功能, 與傳統(tǒng)設(shè)計(jì)方法相比, 線計(jì)算邏輯門具有更低開銷, 且線計(jì)算電路具有抗逆向工程能力.

線計(jì)算; 電容耦合; 門電路; 全加器

隨著集成電路制造工藝技術(shù)的不斷進(jìn)步, 工藝尺寸進(jìn)入納米級(jí), 芯片集成度增加, 系統(tǒng)性能提高, 但是互補(bǔ)金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor, CMOS)器件面臨漏電流增大、可靠性和成品率低、制造成本增加等問題, 積極探索取代傳統(tǒng)CMOS邏輯的設(shè)計(jì)方法已成為當(dāng)前集成電路的研究熱點(diǎn)[1-2]. 集成電路特征尺寸的減小, 互連線占用硬件開銷越來越大, 且已經(jīng)成為制約提高芯片計(jì)算能力的關(guān)鍵因素之一, 考慮將互連線作為邏輯計(jì)算的設(shè)計(jì)方法也引起了研究人員的廣泛關(guān)注[3]. Macha等[4]從利用互連串?dāng)_效應(yīng)角度出發(fā), 提出使用互連線串?dāng)_進(jìn)行計(jì)算的新概念, 以減少器件和互連規(guī)模來應(yīng)對(duì)挑戰(zhàn). 線計(jì)算是利用納米金屬線間確定性干擾來實(shí)現(xiàn)邏輯運(yùn)算的一種新型運(yùn)算方式. 在線計(jì)算技術(shù)可擴(kuò)展性方面, Iqbal等[5]利用互連線間的串?dāng)_來設(shè)計(jì)線計(jì)算電路, 展示對(duì)于最佳和最壞情況下的工藝變化, 且證明線計(jì)算電路都可正常工作. 在線計(jì)算應(yīng)用方面, Desh等[6]提出基于線計(jì)算的新型模數(shù)轉(zhuǎn)換(Analog to Digital Converter, ADC)概念, 通過仿真電路表明線計(jì)算ADC具有更低開銷, 這為實(shí)現(xiàn)低功耗的ADC電路設(shè)計(jì)開辟了新的路徑. Iqbal等[7]提出利用現(xiàn)有電子設(shè)計(jì)自動(dòng)化工具流程進(jìn)行大規(guī)模電路合成的關(guān)鍵方法, 為實(shí)現(xiàn)線計(jì)算電路與CMOS電路的兼容設(shè)計(jì)提供新的視角. 全加器是數(shù)字電路最基本的模塊, 一直以來是集成電路的重點(diǎn)關(guān)注領(lǐng)域[8-9]. 目前, 國(guó)內(nèi)外研究機(jī)構(gòu)和高校設(shè)計(jì)多種不同邏輯風(fēng)格的全加器單元, 它們分別在低功耗、低開銷、高性能、高可靠等方面凸顯優(yōu)勢(shì)[10-11].

本文通過研究互連線間電容耦合效應(yīng), 結(jié)合線計(jì)算電路設(shè)計(jì)原理, 在臺(tái)積電(TSMC) 65nm CMOS工藝下采用相同電路結(jié)構(gòu)實(shí)現(xiàn)3種線計(jì)算邏輯門, 提出基于線計(jì)算的全加器設(shè)計(jì)方案.

1 線計(jì)算理論分析與模型構(gòu)建

圖1 線計(jì)算模型

2 線計(jì)算邏輯門設(shè)計(jì)

2.1 與門

線計(jì)算三輸入與門版圖如圖2(b)所示, 電路中的耦合電容強(qiáng)度通過設(shè)置同層金屬線之間的平行相對(duì)長(zhǎng)度來實(shí)現(xiàn), 即采用高層金屬形成橫向耦合電容, 其版圖主要面積為2.484μm2.

圖2 三輸入與門

2.2 復(fù)雜邏輯門

圖3 三輸入與或門

圖4 Y=AB+C

3 全加器設(shè)計(jì)

3.1 一位全加器

圖5 一位全加器電路結(jié)構(gòu)

圖6 一位全加器版圖

3.2 多位全加器

將多個(gè)全加器級(jí)聯(lián)起來, 上一個(gè)全加器的進(jìn)位輸出連接到下一個(gè)全加器的進(jìn)位輸入, 從而實(shí)現(xiàn)多位全加器. 線計(jì)算四位全加器電路結(jié)構(gòu)如圖7所示, 其版圖如圖8所示.

圖7 四位全加器電路結(jié)構(gòu)

圖8 四位全加器版圖

圖9 有源區(qū)、多晶硅、接觸孔布局圖

4 實(shí)驗(yàn)結(jié)果與分析

4.1 與門仿真

在TSMC 65nm工藝下, 對(duì)線計(jì)算三輸入與門進(jìn)行功能驗(yàn)證, 仿真波形如圖10所示. 線計(jì)算邏輯門工作狀態(tài)有放電狀態(tài)(Discharge State, DS)和求值狀態(tài)(Evaluation State, ES)兩種. 在0ns時(shí)刻,為高電平, 放電晶體管NMOS導(dǎo)通至地, 電路工作在放電狀態(tài), 受擾線放電為邏輯0. 在1ns時(shí)刻,為低電平, 放電管不導(dǎo)通, 電路工作在求值狀態(tài), 干擾線為邏輯0, 干擾線和干擾線從邏輯0躍變?yōu)檫壿?, 經(jīng)耦合電容的感應(yīng)作用, 受擾線產(chǎn)生0.48V電壓信號(hào), 經(jīng)兩級(jí)反相器整形輸出為邏輯0. 同理, 在3ns時(shí)刻, 干擾線和干擾線從邏輯0躍變?yōu)檫壿?, 受擾線也產(chǎn)生0.48V電壓信號(hào), 從而輸出為邏輯0. 在5ns時(shí)刻, 干擾線和干擾線都為邏輯0, 僅干擾線從邏輯0躍變?yōu)檫壿?, 經(jīng)耦合電容的感應(yīng)作用, 受擾線僅產(chǎn)生0.22V電壓信號(hào), 經(jīng)兩級(jí)反相器整形輸出為邏輯0. 在7ns時(shí)刻, 干擾線、和均從邏輯0躍變?yōu)檫壿?, 經(jīng)耦合電容的感應(yīng)作用, 受擾線產(chǎn)生的耦合電壓最高, 其值為0.7V, 經(jīng)兩級(jí)反相器整形輸出為邏輯1. 仿真線計(jì)算三輸入與門在不同負(fù)載下的功耗和延時(shí)情況, 輸出端后接4個(gè)并聯(lián)的反相器作為負(fù)載, 負(fù)載輸出端為1; 輸出端后接8個(gè)并聯(lián)的反相器作為負(fù)載, 負(fù)載輸出端為2. 當(dāng)負(fù)載為4個(gè)并聯(lián)的反相器時(shí), 電路平均功耗為2.62μW, 輸出端1的平均延時(shí)為85ps. 當(dāng)負(fù)載為8個(gè)并聯(lián)的反相器時(shí), 電路平均功耗為3.75μW, 輸出端2的平均延時(shí)為112ps.

圖10 三輸入與門仿真波形

4.2 復(fù)雜邏輯門仿真

圖11 Y=AB+BC+AC邏輯門仿真波形

圖12 Y=AB+C邏輯門仿真波形

4.3 全加器仿真

進(jìn)一步對(duì)線計(jì)算四位全加器版圖提取寄生參數(shù)進(jìn)行后仿真, 其仿真波形如圖14所示. 電路求值前, 受擾線電壓清零, 使得干擾線從邏輯0到邏輯1躍變時(shí), 在受擾線上能產(chǎn)生感應(yīng)電壓. 在1ns時(shí)刻, 輸入被加數(shù)[4:1]=1011、加數(shù)[4:1]=1010、低位進(jìn)位=0, 輸出4321=0101、=1. 在3 ns時(shí)刻, 輸入被加數(shù)[4:1]=1101、加數(shù)[4:1]= 1100、低位進(jìn)位=1, 輸出4321=1010、=1. 在5ns時(shí)刻, 輸入被加數(shù)[4:1]=1001、加數(shù)[4:1]= 1000、低位進(jìn)位=0, 輸出4321=0001、=1. 在15ns時(shí)刻, 輸入被加數(shù)[4:1]=1111、加數(shù)[4: 1]=1111、低位進(jìn)位=1, 輸出4321=1111、= 1. 仿真結(jié)果表明, 基于線計(jì)算的四位全加器邏輯功能正確.

圖13 一位全加器仿真波形

圖14 四位全加器仿真波形

表1 與相關(guān)設(shè)計(jì)電路比較

5 結(jié)論

通過對(duì)線計(jì)算理論和模型的研究, 探索采用相同電路結(jié)構(gòu)實(shí)現(xiàn)不同邏輯功能, 提出一種基于線計(jì)算的全加器設(shè)計(jì)方案. 在TSMC 65nm CMOS工藝下, 采用全定制方式完成了線計(jì)算與門和復(fù)雜邏輯門, 并繼而實(shí)現(xiàn)線計(jì)算一位全加器和四位全加器, 仿真驗(yàn)證所設(shè)計(jì)的線計(jì)算電路具有正確的邏輯功能. 同時(shí), 所設(shè)計(jì)的線計(jì)算全加器電路結(jié)構(gòu)中包含多個(gè)相同結(jié)構(gòu)的不同邏輯功能的相似偽裝門, 使其具有抗逆向工程能力, 可廣泛應(yīng)用于安全芯片中, 對(duì)提高集成電路抗逆向工程的能力具有重要意義.

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Design of full adder based on line crosstalk computing

LI Lin, ZHANG Yuejun*, ZHANG Huihong

( Faculty of Electrical Engineering and Computer Science, Ningbo University, Ningbo 315211, China )

With the on-going reduction of the characteristic size of integrated circuits, the interconnected metal wires take up an increasing proportion in the chip space. However, these wires are only used for data transmission, and the chip’s computing ability still depends on the switch of transistors. How to improve the computing ability of chip with limited hardware resources has become a key issue of IC design. In this paper, by studying the capacitive coupling effect resulting from the metal interconnectors and the advantage of using the line crosstalk phenomenon to complete the logical operation, a design scheme of full adder based on line crosstalk computing is proposed. The scheme first establishes a line crosstalk computing model, and uses the same line crosstalk computing circuit structure to implement different logic gates by adjusting the inverter threshold and the capacitive coupling strength between different interference lines and the victim line. Then, a full adder based on line crosstalk computing is implemented on the basis of logic gates. Finally, the simulation verification under the TSMC 65nm CMOS process shows that the designed line crosstalk computing circuit has the correct logic function. Compared with traditional design methods, the line crosstalk computing logic gates achieve lower overhead, and the line crosstalk computing full adder acquires the ability to resist reverse engineering scheme.

line crosstalk computing; capacitive coupling; logic gate; full adder

TP331

A

1001-5132（2022）01-0040-08

2021?07?29.

寧波大學(xué)學(xué)報(bào)（理工版）網(wǎng)址: http://journallg.nbu.edu.cn/

國(guó)家自然科學(xué)基金（61871244, 61874078）; 浙江省省屬高?；究蒲袠I(yè)務(wù)費(fèi)專項(xiàng)資金（SJLY2020015）; 寧波市公益性計(jì)劃項(xiàng)目（202002N3134）; 寧波市科技計(jì)劃項(xiàng)目（202003N4107）; 寧波大學(xué)研究生科研創(chuàng)新基金（IF2021158）.

李林（1997－）, 男, 湖南岳陽人, 在讀碩士研究生, 主要研究方向: 線計(jì)算邏輯電路設(shè)計(jì). E-mail: lilin20211@163.com

張躍軍（1982－）, 男, 浙江臺(tái)州人, 副教授, 主要研究方向: 信息安全芯片與低功耗集成電路設(shè)計(jì). E-mail: zhangyuejun@nbu.edu.cn

（責(zé)任編輯 章踐立）