劉 偉,孫正龍,黃 東,商世廣

(西安郵電大學 電子工程學院,陜西 西安 710121)

放大器是一種能將輸入信號的電壓或功率進行放大的裝置。它是模擬電路中最重要的組成部分,其性能的優(yōu)劣將對整個系統(tǒng)產生直接的影響。然而高性能的高增益運算放大器在模擬電路的需求中具有較大的缺口[1-2]。在當前的技術中,已經(jīng)有很多方法來解決這個問題,如俄勒岡州立大學的Yang 等[3]將多個放大器進行級聯(lián)來提高整個運放的增益,然而使用更多數(shù)量的放大器級聯(lián)會增加功耗,還會帶來穩(wěn)定性問題。針對功耗與穩(wěn)定性的問題,荷蘭飛利浦研究實驗室的Bult 等[4]提出了一種名為增益增強的電路結構,其能夠在保持其他性能的前提下有效地提高運算放大器的整體開環(huán)增益,使其成為高增益運算放大器的另一種實現(xiàn)方式。在后續(xù)的研究中為了針對復雜的實際情況,北方工業(yè)大學的朱江南等[5]對此結構進行了優(yōu)化,但使用的全差分共源共柵結構會由于器件存在的不匹配對其共模電壓產生顯著的影響,故引入了額外的共模反饋電路,最終增加了整體電路的面積與功耗。隨后墨西哥Spherix 公司Far[6]針對不同的情況進行了改進,但電路的整體結構過于復雜,面積過大,未能實現(xiàn)電路參數(shù)的良好折中。長沙理工大學的唐俊龍等[7]使用的電路結構雖然具有較高的增益,但電源抑制比性能較差,未能實現(xiàn)電路性能的最優(yōu)化。中國電子科技集團第54 研究所的田海燕等[8]使用的結構雖具有較大的增益帶寬,但輔助運放的結構過于復雜,不利于電路的實現(xiàn)。

針對上述增益、功耗與電源抑制比等問題,本文提出了一種高增益軌對軌輸出的運算放大器。該放大器由一個折疊式共源共柵放大器與兩個電流輔助放大器構成,其中三個放大器都采用了差分輸入單端輸出的電路結構,消除了共模反饋電路。在主運放上添加的兩個輔助放大器為電流放大器,簡化了電路結構,降低了整體電路的功耗。電路開環(huán)增益達到了167.5 dB,且同時具有良好的共模抑制比與電源抑制比。在運算放大器的輸出級采用改進型的AB 類放大器結構,提高了放大器的輸出擺幅,基本實現(xiàn)了軌對軌的電壓輸出。

1 增益增強軌對軌輸出運放設計

1.1 增益增強技術的基本原理

增益增強最直接的方法是提高運算放大器輸出級電路的輸出阻抗[9]。增益增強結構原理如圖1 所示。

圖1 增益增強技術結構圖Fig.1 Structure diagram of gain enhancement technology

圖1 中輔助放大器Add 的增益為A。當沒有輔助放大器的時候,為了計算Rout,電路可以看成帶負反饋電阻Ro1的共源級,因此可以得到[10]:

故得共源共柵放大器的增益為:

加入輔助放大器后,輸出電阻變?yōu)?

則增益變?yōu)閇11-12]:

通過式(4)可知,在利用增益增強技術后,其增益比原來增大了(1+A)倍。其中加入輔助放大器不會影響整體的輸出擺幅與等效輸入噪聲,因此可以廣泛地運用于高增益運放中[13]。

1.2 增益增強技術的電路實現(xiàn)

為了得到高增益而不影響運放的相位特性、壓擺率和信號帶寬等性能,本設計在折疊式共源共柵運放中加入輔助運放來提高整個電路的增益。與傳統(tǒng)的折疊式結構相比,本文提出的放大器僅以電壓裕度為代價就可以增強輸出節(jié)點的阻抗。

增益增強電路如圖2 所示,其采用0.35 μm CMOS 工藝進行設計。圖2 中A1、A2為主運放的兩個電流輔助運算放大器。輔助放大器具有兩個功能:第一,將輸出阻抗提高到傳統(tǒng)共源共柵結構的(1 +A)倍;第二,由共源共柵器件和輔助放大器形成的負反饋環(huán)路提高了電路的輸出電阻,并確保M28 和M29,M39 和M40 具有相同的VSD(MOS 管的源漏之間的電壓)。此外,由于M28 和M29,M39 和M40 具有相同的尺寸,即M28 和M29,M39 和M40 具有相同的VSG(MOS 管的柵源電壓)和VSB(MOS 管的源與襯底之間的電壓),從而在寬動態(tài)范圍內實現(xiàn)了高度線性的輸入-輸出電流匹配。

圖2 輸入級及增益提高電路Fig.2 Input stage and gain enhancement circuit

增益增強電路中使用的放大器A1、A2可以通過電壓放大器或電流放大器來實現(xiàn)。電流放大器電路及連接關系分別如圖3 和圖4 輔助放大器連接圖所示。其中虛線框內為輔助放大器電路結構。電流放大器A1由飽和狀態(tài)下的M59～M64 組成,其中M59 匹配M60,M61匹配M62,M63 匹配M64。M61～M64 是電流放大器的有源負載。輔助放大器A1的輸出阻抗表示為:

圖3 輔助放大器A1連接關系Fig.3 Connection relationship of auxiliary amplifier A1

圖4 輔助放大器A2連接關系Fig.4 Connection relationship of auxiliary amplifier A2

式中:gds為MOS 管的輸出電導。輔助放大器的增益為:

因此,上半部分的輸出電阻Rout1為:

式中:A1為輔助放大器A1的增益;gm為器件的跨導。同理,增益提高電路的下半部分的輸出電阻為:

本文提出的電流放大器具有電路結構簡單、功耗低和動態(tài)范圍大等特點。其次,使用電流放大器可以減小電壓放大器引起的寄生效應。這是因為在使用電壓放大器時,應有一條與主放大器相連的MOS 管用作輸入,此管的Cgb與主放大器相連并影響主放大器的性能。在使用電流放大器時,輔助放大器僅吸收主放大器的一小部分電流,Cgs與主放大器相連,但比同一管中的Cgb小得多。

全差分運放的負載是兩個電流源形式的MOS 晶體管,其輸出直流電位是隨機的,因此需要引入共模負反饋來控制負載電流源的電流,使其輸出電位恒定。而單端運放負載是電流鏡結構,M28 支路的MOS 管是柵漏相連的二極管形式,可以提供固定的柵極電位,所以不需要共模反饋電路。

1.3 整體運放偏置電路

本文提出的整體運放的偏置電路如圖5 所示。在偏置電路中大量使用了電流鏡,但在使用中,MOS 管的二級效應嚴重影響了電流鏡復制的準確性[14]。為了提高鏡像電流的精度且同時消耗最小的電壓余度來提高偏置電路的性能,本文采用低壓共源共柵結構,如圖中MOS 管M8～M9 與M12～M13,M18 與M19,M22 與M23 所示。

圖5 偏置電路Fig.5 Bias circuit

1.4 整體運放輸出級電路

本文提出的運放的輸出級如圖6 所示。其中M51～M52 為互補推挽放大管。R1、R2、C1和C2構成了補償電路,分別為補償電阻與補償電容。M44～M45 為偏置管,M42、M43、M48 和M51 組成了一個跨導線性環(huán)。串聯(lián)在M49 與M47 中間的MOS 管具有很低的雙向小信號阻抗,通過確定的電流便形成了浮動電壓源。輸出電路中的跨導線性環(huán)回路,控制著輸出管M51 與M52 的靜態(tài)電流。這就使得輸出級的靜態(tài)工作點得以穩(wěn)定,不會受到共模輸入電壓變化的影響[15]。

圖6 高增益運放輸出級Fig.6 High gain op amp output stage

傳統(tǒng)的運放輸出級為了嚴格實現(xiàn)軌對軌的輸出,用PMOS 管、NMOS 管以及偏置電路組成兩個跨導線性環(huán)來控制輸出管的工作狀態(tài)。本文采用單個PMOS 管及偏置電路組成的單跨導線性環(huán),其目的是在基本實現(xiàn)軌對軌輸出的基礎上簡化電路結構,降低輸出級功耗。

2 仿真與分析

圖7 為高增益運放失調電壓的仿真結果。將運放接成緩沖器形式,測量輸出與輸入的差值,其值就為高增益運放的失調電壓。圖中實線為輸出曲線,虛線為輸入曲線,由圖可知其失調電壓值為4.1 μV。

圖7 失調電壓仿真Fig.7 Simulation of offset voltage

圖8 為共模輸入范圍的仿真結果。將運放接成單位負反饋的形式,對0～5 V 電壓進行直流掃描,同時觀察放大器輸入與輸出端的電壓變化。在5 V 的電源電壓下,直流掃描曲線的斜率為45°,且在0～4.6 V 的電壓下,輸出能夠良好地跟隨輸入,即共模輸入范圍為0～4.6 V。

圖8 共模輸入范圍仿真曲線Fig.8 Simulation curve of common mode input range

將運放接成反向比例放大器,同時對輸入信號進行直流掃描,觀察放大器輸出端的電壓變化曲線,如圖9 所示,曲線傾斜部分即為輸出電壓范圍。由圖9可得,輸出電壓范圍為0～4.95 V,基本實現(xiàn)了軌到軌的輸出。

圖9 輸出電壓范圍仿真曲線Fig.9 Simulation curve of output voltage range

圖10 為運算放大器電源抑制比(PSRR)的仿真曲線?？梢詫⑦\算放大器接成單位負反饋的形式,同時在電源上設置一個單位的交流小信號,最后通過觀察運算放大器的輸出端的仿真曲線圖即可得出電源抑制比。由圖可知,電源抑制比為128 dB。

圖10 電源抑制比仿真曲線Fig.10 Simulation curve of PSRR

圖11 為運算放大器共模抑制比的仿真曲線。將運放接成單位負反饋結構,在正輸入端、輸出端與負輸入端中添加一個單位的交流小信號,對該結構進行AC 頻率掃描。由圖11 可知運放的共模抑制比為138 dB。

圖11 共模抑制比仿真曲線Fig.11 Simulation curve of common mode rejection ratio

圖12 為運算放大器的開環(huán)增益與相位裕度的仿真曲線。由圖12 可知在低頻時運放的開環(huán)增益為167.5 dB。當運放開環(huán)增益為0 dB 時,相位裕度為70°,單位增益帶寬為1.15 MHz[16]。

圖12 開環(huán)增益與相位裕度仿真曲線Fig.12 Simulation curves of open loop gain and phase margin

表1 為本文所設計的電路結構的仿真數(shù)據(jù)與國內外所發(fā)表文獻的對比結果。由表1 可知,文獻[6]提出的電路結構雖共模抑制比較高,但相位裕度太低,系統(tǒng)穩(wěn)定性較差。文獻[7]電路結構的電源抑制比較低,對電源波動的抑制能力較差。文獻[8]未考慮電源抑制比與共模抑制比。文獻[13]提出的電路結構電源抑制比與共模抑制比較低。由比較可得,本文所提出的結構具有較高的電壓增益,同時其共模抑制比與電源抑制比較大,其系統(tǒng)穩(wěn)定性較好。

3 結論

本文運用改進型增益增強技術設計了一款高增益、高電源抑制比、高輸出擺幅的運算放大器。提出的改進型增益增強運算放大器整體電路都采用差分輸入單端輸出結構,解決了傳統(tǒng)的增益增強技術引入共模反饋電路的問題,簡化了電路結構,減小了整體電路面積與功耗,然而單位增益帶寬較小,還擁有較大的優(yōu)化空間。輸出級采用了改進型AB 類放大器的結構,提高了輸出電壓擺幅和效率,基本實現(xiàn)了軌到軌電壓的輸出。整體電路采用0.35 μm 工藝實現(xiàn),通過Candence 軟件進行仿真。結果表明,在5 V 電源電壓下,開環(huán)增益為167.5 dB,相位裕度為70°,失調電壓為4.1 μV,共模輸入范圍為0～4 V,輸出電壓范圍為0～4.95 V。電源抑制比為128 dB,共模抑制比為138dB。