楊 碩，狄長安，李大海，張永建

（南京理工大學 機械工程學院，南京 210094）

某型火炮進行連續(xù)射擊時，火力系統(tǒng)的PHM系統(tǒng)[1-2]需要在射擊的間隔內完成故障診斷與健康評估，考慮到信號采集與健康評估時間，信號預處理與特征提取功能需要在2 s 之內處理復雜信號約9 MB 數據，每秒需要處理的數據量可達到500 M次MAC 運算。

通用CPU 平臺[3-4]、數字信號處理器（DSP）[5-6]、現(xiàn)場可編程邏輯門陣列（FPGA）[7]是PHM 系統(tǒng)處理器的典型代表。通用CPU 計算平臺設計靈活，適應性強，但是計算能力較弱，無法滿足實時性要求；DSP 具有較強的信號處理能力，但是一般需要使用FPGA 擴展以實現(xiàn)信號采集，這導致了硬件設計上的復雜化，提高了系統(tǒng)成本。因此，如何低成本地實現(xiàn)大量測量數據的快速預處理成為某型火炮火力系統(tǒng)PHM 亟需解決的瓶頸問題之一[8-9]。

FPGA 上集成了豐富的資源，具有很高的靈活性與并行處理能力，目前已經廣泛應用到了雷達信號處理[10]、5G 通信[11]、神經網絡加速[12]等 前沿領域。ZYNQ 芯片在一個芯片上集成了PS（processing system，處理系統(tǒng)，即ARM）和PL（programmable logic，可編程邏輯，即FPGA）這兩個可編程部分，并通過AXI 總線實現(xiàn)高速互聯(lián)互通，具有較高性能和較高可擴展性。引入ZYNQ 有望以較低成本解決某型火炮火力系統(tǒng)PHM 的大量測量數據的快速預處理問題[13-14]。

本文研究PHM 信號預處理典型算法，分析其熱點計算部分，研究一種基于ZYNQ 軟硬件協(xié)同計算的PHM 系統(tǒng)信號快速處理方法。該方法將PS 端的卷積運算offload 至PL 端，并對卷積運算電路進行了速度與精度優(yōu)化，以期達到提升計算效率的目的。最后使用鄰域均值算法與現(xiàn)在常用的PC 端通用CPU 平臺進行了實驗對比。

1 火力系統(tǒng)PHM 信號預處理基本原理

PHM 需用不同采樣速率采集液壓、應力應變、溫度、加速度等信號，每秒鐘采集數據量約4 MB，采集時間為2 s。以PHM 預處理時常用的3 層小波變換為例，總的計算量可達到約1 GMAC。

某型火炮兩次射擊最短時間間隔約為7.5 s，其中為PHM 總機處理和交互預留3.5 s 時間，實際處理時間約為2 s，故PHM 信號預處理的處理速率應大于0.75 GMAC/s。

火炮射擊作業(yè)時產生強烈的沖擊振動，PHM 中模數轉換芯片采集到的信號中往往包含著高頻的沖擊信號。采集到的信號可做如下表示：

式中：t 為時間變量；f（t）為含噪信號；s（t）為原始不含噪信號；n（t）為噪聲。

這給特征值的自動化提取帶來了困難。一般使用鄰域去噪、小波去噪等方法去除信號中的噪聲[1]。鄰域均值去噪可做如下表示：

式中：g（t）為濾波后信號；h（k）為鄰域算子。

小波去噪的分解過程可做如下表示：

式中：h0［k］與h1［k］是一組Mallat 分解濾波器組；cj［k］、dj［k］、cj-1［n］均為小波展開系數。

小波去噪的重構過程可做如下表示：

式中：h0［k］與h1［k］是一組Mallat 重構濾波器組。

通過分析可以發(fā)現(xiàn)，上述算法均需要高頻的離散卷積計算。離散卷積公式可做如下表示：

式中：x（n）、h（n）是卷積前序列；y（n）為卷積后序列。

2 PHM 系統(tǒng)信號快速處理方法

PHM 系統(tǒng)的信號預處理過程中需要高頻的卷積計算，提高卷積計算的速度是提高PHM 系統(tǒng)信號預處理速度的核心。

圖1是本文所設計軟硬件協(xié)同計算卷積加速器的流程，PS 通過參數配置控制PL 的計算流程。

圖1 加速器加速流程Fig.1 Accelerated flow chart of the accelerator

圖2為本文所設計的軟硬件協(xié)同計算加速器的總體結構，PL 端主要由2 個并行的卷積IP 核（intellectual property core）組成，兩個IP 共用時鐘與復位信號，并通過AXI GPIO INTR 電路連接PS端GIC（general interrupt controller，通用中斷控制器）。

圖2 加速器總體結構Fig.2 Overall structure of the accelerator

圖3為卷積IP 核內部結構，主要包括核心控制電路AXI CTRL、AXI HP 端口控制電路AXI Master、下行數據緩沖FIFO DOWN、上行數據緩沖FIFO UP以及硬件運算單元PE（processing elements）。

圖3 卷積IP 核內部結構Fig.3 Convolutional IP core internal structure

2.1 兼容性優(yōu)化

為了提高硬件運算電路的兼容性，本文在數據緩沖FIFO 中設計了圖3所示并行的多種數據格式，并利用MUX 進行數據切換，在卷積運算開始前，PS 將直接配置MUX 參數，該參數保持不變直至PS 再次配置。

下行FIFO 中的數據位寬轉換電路主要應用于原始數據卷積計算的場景。

下行FIFO 中的上采樣電路主要應用于Mallat重構計算的場景。

下行FIFO 中的無操作模塊主要應用于PE 輸出數據再次進行卷積計算的場景。

上行FIFO 中的下采樣模塊主要應用于Mallat分解計算的場景。

上行FIFO 中的無操作模塊主要應用于純卷積運算的場景。

2.2 處理速度優(yōu)化

為了最大限度提高軟硬件協(xié)同計算的帶寬，本文的AXI Master 電路選用了256 的突發(fā)傳輸長度，即最大帶寬。為了優(yōu)化時序，AXI 傳輸時鐘與PE 時鐘設為相同，此時時鐘頻率為180 MHz。

PE 在工作時，每個時鐘周期都會有單個數據流入和流出。而在AXI 端口讀寫操作時，每次AXI 突發(fā)傳輸需要約290 個時鐘周期。這是因為PS 端的PL to Memory（PLM）Interconnect、Memory Interconnect以及PL 端的AXI Interconnect 需要一定時間處理緩沖區(qū)數據。

PE 吞吐率大于AXI 端口傳輸吞吐率，故對PE進行了流水線暫停設計。并設置上下數據緩沖FIFO深度為兩倍于突發(fā)傳輸長度，即512 深，便可實現(xiàn)無損數據緩沖。

為了進一步提高軟硬件協(xié)同計算速度，本文主要從兩部分進行優(yōu)化，PE 并行化設計和高吞吐率PE 設計。

（1）PE 并行化設計。軟硬件協(xié)同計算的處理速度取決于AXI 端口數據傳輸速度。單個IP 計算時，AXI 理論傳輸速度約為1.2 GB/s，此時AXI 端口帶寬未被最大限度利用，因此設計了2 個IP 核進行并行計算。

（2）高吞吐率PE 設計。目前常見的卷積加速單元的結構主要是加法樹結構和行緩存結構。加法樹結構對計算資源和帶寬的要求更高，但是結構更加簡單，更加便于實現(xiàn)，與步進形式的一維卷積計算更加契合[15]。

為了加快硬件運算速度，提高系統(tǒng)吞吐率，簡化設計難度，本文選用了樹形卷積運算電路的設計。

圖4所示的4×4 卷積運算電路是本文所設計的16×16 卷積PE 的簡化表示。其中，在卷積運算開始前，PS 將直接配置卷積核數據core，該數據保持不變直至PS 再次配置。各級計算使用DSP48E1 資源，并在各級計算之間插入了寄存器以實現(xiàn)流水線。

圖4 4×4 卷積計算樹形結構示意Fig.4 4×4 convolution calculation tree structure diagram

2.3 近似計算優(yōu)化

為了提高硬件運算電路的吞吐率與并行度，降低訪存開銷，減小硬件實現(xiàn)難度，本文將復雜的浮點小數運算轉化為10 位定點小數運算。通過損失一部分理論精度，換取運行速度的提升。

圖5為計算過程精度變化示意圖。其中，輸入數據為28 位寬，其中最高位是符號位，低10 位是定點小數位，中間17 位為整數位，此17 位中的高5位是預留位，因此針對小波變換而言，最高可支持到10 層；卷積核數據為11 位寬，其中最高位是符號位，低10 位是定點小數位。

圖5 近似計算精度示意圖Fig.5 Schematic diagram of approximate calculation accuracy

輸出數據為28 位寬，其中最高位是符號位，低10 位是定點小數位，中間17 位為整數位。通過將乘法運算得到的20 位小數位截掉低10 位得到輸出數據的10 位小數位。

3 實驗與結果分析

3.1 軟硬件環(huán)境

圖6為本文設計的PHM 實驗平臺。該板卡板載ZYNQ 7020 芯片，擁有85 k 邏輯單元、4.9 Mb Block RAM 和220 個乘法器，該板卡還預置了1 GB DDR3 內存，數據速率為1066 Mbps。下面將討論實驗結果和性能比較。

圖6 PHM 預處理實驗平臺Fig.6 PHM pretreatment experiment platform

3.2 實驗結果及分析

圖7列出了FPGA 的資源使用情況。FPGA 工作在180 MHz 下。由于乘法部分和加法部分全部使用了DSP 資源，且使用加法樹結構比較耗費DSP資源，DSP 使用率達到了42.73%。本方法的硬件部分僅用于數據交互與卷積計算，使用了較少的硬件資源。

圖7 FPGA 資源使用情況Fig.7 FPGA resource usage

在180 MHz 工作頻率下，單個PE 的理論處理速度為2.88 GMAC/s，但是由于AXI 傳輸的限制，軟硬件協(xié)同計算的整體理論處理速度將低于4.98 GMAC/s。

基于上述實驗平臺，創(chuàng)建不同數據量的模擬數據，基于鄰域均值算法進行處理速度測試。各計算方法與平臺均專注于該數據的計算，未被其他功能占用資源。ARM 采用A9 計算平臺；通用CPU 采用目前常用的PC 端CPU AMD 5800H 模擬。

表1為不同平臺處理不同大小數據所需時間。可以看出本文卷積加速處理方法的計算時間明顯少于通用CPU 和ARM 的處理時間。

表1 各平臺模擬數據計算用時Tab.1 Simulation data calculation time for each platform

圖8是根據表1得到的速度對比分析示意圖，其中本文方法的平均處理速度約為1.62 GMAC/s，這遠低于理論計算速度，這主要受到了AXI 端口傳輸帶寬的限制。

圖8 各平臺計算速度對比Fig.8 Comparing the calculation speed of each platform

通過對比可以發(fā)現(xiàn)，本文加速處理方法相對于通用CPU 計算的加速比約為5；相對于ARM A9 計算的加速比大于1200。

AMD 5800H 功耗為45 W；根據Vivado 軟件功耗分析報告，此時FPGA 功率僅為1.918 W。相比之下，F(xiàn)PGA 功率僅為通用CPU 的4.3%。

4 結語

本文針對某型火炮火力系統(tǒng)PHM 進行信號預處理時計算量大、實時性要求高的特點，研究了一種基于ZYNQ 軟硬件協(xié)同計算的數字信號快速的處理方法。

（1）與PHM 常用的DSP+FPGA 方案相比，該方法硬件復雜度更低，降低了成本。

（2）與PHM 常用的FPGA 方案相比，該方法靈活性更強，具有較強的通用性與兼容性，能夠適應不同的信號預處理場景。

（3）與PHM 常用的嵌入式通用CPU 相比，該方法約是其計算速度的5 倍；與嵌入式平臺處理器相比，該方法速度優(yōu)勢極其顯著。