王 帥,李 杰,張德彪,江 杰
(中北大學(xué) 儀器科學(xué)與動態(tài)測試教育部重點實驗室,太原 030051)
近年來,我國國防事業(yè)日益強(qiáng)大,走進(jìn)國防現(xiàn)代化改革的關(guān)鍵時期,其中艦艇是海軍的核心力量,在以驅(qū)逐艦為代表的各類大型艦艇中,主炮承擔(dān)主要毀傷與護(hù)衛(wèi)的任務(wù)。在實戰(zhàn)演習(xí)或執(zhí)行特殊任務(wù)的場景中,連續(xù)高頻發(fā)射制導(dǎo)導(dǎo)彈的過程中,主炮膛承受巨大壓力,高頻短時的高溫高壓的發(fā)射瞬間對于彈體與炮膛都存在一定程度的影響。其膛內(nèi)瞬時多參數(shù)測量是整體艦載火炮系統(tǒng)技術(shù)迭代的關(guān)鍵與前提,其中數(shù)據(jù)采集存儲系統(tǒng)超高速、高精度、大容量地獲取目標(biāo)數(shù)據(jù)在動態(tài)測試系統(tǒng)就得到了非常廣泛的應(yīng)用。
目前的數(shù)據(jù)采集存儲系統(tǒng)主要分為兩種方式:遙測采編和記錄儀存儲。但是由于彈載高沖擊高旋的惡劣環(huán)境,遙測采編模塊需要通過發(fā)射天線以一定的波段的頻率進(jìn)行數(shù)據(jù)傳輸,地面遙測接受站通過接收天線對數(shù)據(jù)進(jìn)行實時接收存儲,這種方案收到環(huán)境因素的影響較大,這種方案在大量彈藥智能化改造的進(jìn)程中設(shè)計成本高昂。測試過程基本集中在毫秒級測量,無線傳輸方案在速率方面也存在一定的局限性[1]。所以本文采用更加切合實際使用場景的彈載記錄儀方案,這種方案具有可以最大限度地滿足小型化、低功耗、電路結(jié)構(gòu)適應(yīng)性強(qiáng)的要求,實現(xiàn)對多通道模擬信號的前端濾波、信號調(diào)理、中端完整采集、編碼、存儲,以及后端對數(shù)據(jù)的驗證解算,從而實現(xiàn)高速高精度的數(shù)據(jù)采集[2]。
彈載記錄儀系統(tǒng)主要分為傳感器矩陣、信號調(diào)理電路、高速模數(shù)轉(zhuǎn)換電路、FPGA (field programmable gate array)控制電路,eMMC(embedded multi media card)存儲電路、SRAM(static random-access memory)緩存模塊、422數(shù)字量通信接口電路、USB上位機(jī)通訊模塊以及內(nèi)部供電網(wǎng)絡(luò)模塊。
系統(tǒng)級設(shè)計如圖1所示。
圖1 系統(tǒng)級設(shè)計框圖
其中系統(tǒng)供電網(wǎng)絡(luò)采用7.4 V-500 mAh的鋰電池通過級聯(lián)降壓的方式進(jìn)行電壓轉(zhuǎn)換,以便于為各電路子模塊和前端傳感器矩陣供電[4-5]。分布在彈體各部位傳感器產(chǎn)生的激勵信號經(jīng)過高頻50 R阻抗的SMA(sub miniature version-A)接口將LVDS(low voltage differential signaling)低壓差分信號傳輸網(wǎng)絡(luò)傳輸進(jìn)彈載記錄儀,通過信號調(diào)理電路進(jìn)入高速數(shù)模轉(zhuǎn)換器。提供數(shù)字信號的傳感器通過422接口電路以115 200的波特率發(fā)送進(jìn)FPGA,F(xiàn)PGA采用80 MHz的時鐘控制數(shù)據(jù)流經(jīng)過1個深度為2 K的異步FIFO(first in first out)緩存后再通過100 MHz的時鐘控制SRAM進(jìn)行緩存,再經(jīng)過1個深度為4 K的異步FIFO完成跨時鐘域的采編寫入eMMC存儲模塊[6]。待試驗結(jié)束后,通過數(shù)據(jù)讀取設(shè)備通過USB模塊和上位機(jī)軟件通訊[7-8],將彈載記錄儀中的數(shù)據(jù)讀取至上位機(jī)。最后通過數(shù)據(jù)處理軟件進(jìn)行相關(guān)傳感器的數(shù)據(jù)處理分析獲得相應(yīng)的試驗參數(shù)。
為滿足艦炮連續(xù)射擊時膛壓以及出膛最高轉(zhuǎn)速對炮口以及彈體飛行姿態(tài)的影響。傳感器矩陣在系統(tǒng)中布局如圖2所示。
圖2 傳感器矩陣布局圖
ICP(integrated circuits piezoelectric)傳感器即為集成電路傳感器。其中自身集成了壓電傳感器,運算放大器以及偏置電路,但是不能直接輸出模擬信號給模數(shù)轉(zhuǎn)換芯片進(jìn)行采集,必須建立在恒流源穩(wěn)定供電環(huán)境的基礎(chǔ)上,才可以將其信號調(diào)理成穩(wěn)定模擬信號[9-11]。由于該類型傳感器集成度高,顯著提高測試精度,具有極強(qiáng)的抗干擾能力,信噪比高,同時可以有效縮減外部電路所占面積,縮小整體系統(tǒng)體積,獲得更好的抗沖擊過載能力[12]。ICP加速度傳感器需要相關(guān)的外圍調(diào)理電路如圖3所示。
圖3 ICP傳感器信號調(diào)理框圖
通過DC-DC芯片對基本電源網(wǎng)絡(luò)進(jìn)行級聯(lián)升壓處理,給恒流源輸出28 V穩(wěn)定電壓為ICP傳感器供電。并且通過LDO(low dropout regulator)低壓差線性穩(wěn)壓器為其余配置電路進(jìn)行有效輸出。負(fù)電壓轉(zhuǎn)換電路為程控放大器和偏置電路提供有效工作負(fù)電壓。最后通過電容與電阻搭建的一階無源低通濾波電路[13-14]。對于ICP傳感器模擬量信號的調(diào)理模塊電路的原理如圖4所示。
圖4 信號調(diào)理模塊電路原理圖
記錄儀需要具備同時采集多路高頻傳感器信號的能力,對于數(shù)模轉(zhuǎn)換芯片的要求極高。為了保證采樣速率、采樣精度、輸入帶寬,真實還原發(fā)射過程中的膛壓波形,ADC(analog-to-digital converter)的采樣速率應(yīng)該大于采樣信號頻率的10倍以上[3]。本設(shè)計選用AD9230。該款芯片功耗低,在LVDS DDR mode模式中250 Msps的采樣率,功耗只有400 mW。帶寬為700 MHz,分辨率為12 bit,可以滿足本設(shè)計的前端采樣需求[15]。通過SMA接口將LVDS信號傳輸進(jìn)模擬信號網(wǎng)絡(luò)可以極大地提升信號完整性以及傳輸信號的穩(wěn)定性,可以有效地克服適應(yīng)艦炮中的惡劣環(huán)境帶來的影響[16]。
模數(shù)轉(zhuǎn)換芯片AD9230的具體工作電路原理如圖5所示。
圖5 AD9230工作原理圖
eMMC存儲系統(tǒng)相較于傳統(tǒng)的NAND Flash存儲器,在其內(nèi)部集成了一個Flash控制器,其中包括了數(shù)據(jù)傳輸協(xié)議,F(xiàn)lash讀寫擦操作,壞塊管理,ECC(error correcting code)校驗,電源及時鐘管理等功能[17]。同時也具有更快的讀寫速度。eMMC存儲系統(tǒng)基本工作原理如圖6所示。
圖6 eMMC存儲系統(tǒng)基本工作原理圖
由于系統(tǒng)整體采樣率很高,所以在eMMC存儲系統(tǒng)中我們選定的HS400模式,在HS400的模式下,通過IP核生成eMMC工作時鐘200 MHz,理論上最大可達(dá)到400 MB/s的傳輸速率,但是由于系統(tǒng)內(nèi)部存在發(fā)送接收的不可避免時鐘延遲,所以對于Flash的數(shù)據(jù)寫入速率達(dá)不到預(yù)定的400 MB/s,此時需要在存儲系統(tǒng)內(nèi)部集成一個SRAM緩存單元。SRAM不需要刷新電路就可以保持內(nèi)部數(shù)據(jù),而且只要不掉電,就可以一直保持[18]。
eMMC的工作原理如圖7所示。
圖7 eMMC存儲系統(tǒng)原理圖
AD9230輸出端的采用的是全差分輸出,但是FPGA內(nèi)部無法直接處理全差分信號,所以需要調(diào)用FPGA內(nèi)部提供的原碼將全差分信號轉(zhuǎn)換為單端信號。IBUFGDS模塊即為內(nèi)部的差分輸入緩存器[19],實現(xiàn)的輸入輸出關(guān)系如表1所示。
表1 IBUFGDS模塊輸入輸出關(guān)系
驗證ADC模數(shù)采集模塊程序時序的正確性,用程序仿真軟件對該程序進(jìn)行時序仿真,sys_clk為經(jīng)由差分時鐘轉(zhuǎn)換后的單端時鐘信號,ad_data為AD9230輸出的數(shù)字信號,如圖8所示。
圖8 AD9230時序仿真圖
在整體系統(tǒng)上電后,eMMC也同樣需要整體復(fù)位初始化,其中需要完成器件識別、器件模式判斷與相關(guān)狀態(tài)寄存器的配置等操作。在系統(tǒng)收到FPGA發(fā)送出的系統(tǒng)復(fù)位信號即CMD0(參數(shù)為0x00000000)或者硬件復(fù)位信號時,進(jìn)入IDLE空閑狀態(tài),隨后配置相關(guān)寄存器。
eMMC存儲系統(tǒng)ORC寄存器中包含電壓配置文件、訪問模式指示和狀態(tài)信息位。
表2 OCR寄存器參數(shù)配置
初始化完成后,設(shè)備會先進(jìn)入兼容速率模式(back compatible mode),需要通過控制器發(fā)送指定的命令才能進(jìn)行高速模式的選擇與切換,并且需要先進(jìn)入HS200后,再將eMMC存儲系統(tǒng)設(shè)置為高速的HS400模式,以實現(xiàn)對模數(shù)轉(zhuǎn)換模塊采集到的數(shù)據(jù)進(jìn)行高速傳輸與存儲[20]。命令指令流程如圖9所示。
圖9 HS400模式選擇流程圖
進(jìn)入HS400模式后,此時eMMC進(jìn)入Transfer模式,這個模式下已經(jīng)可以開始對器件進(jìn)行讀取、寫入、擦除操作。eMMC存儲設(shè)備與控制器建立新的數(shù)據(jù)傳輸與時鐘邏輯關(guān)系。如圖10所示。
圖10 HS400模式下控制器與eMMC設(shè)備原理框圖
軟件復(fù)位或硬件復(fù)位后,設(shè)備均為SDR傳輸模式,當(dāng)eMMC控制器判斷到設(shè)備已經(jīng)達(dá)到HS200或者更高速模式,并支持DDR模式后,可以在設(shè)備中啟用DDR傳輸模式。通過設(shè)置寄存器EXT_CSD[177]將設(shè)備切換到DDR模式,控制器使用SWITCH命令將0x06(8-bits)寫入寄存器EXT_CSD的Modes段中的BUS_WIDTH[183]。當(dāng)設(shè)備切換到HS400模式時,HS_TIMING[3:0]也應(yīng)設(shè)置為0x3(4-bits)。
這里我們提到的寄存器EXT_CSD是擴(kuò)展設(shè)備特定數(shù)據(jù)寄存器(extended device-specific data register)包含設(shè)備功能和所選模式的信息,一共有512bits寬度,低位的192bits可以通過SWITCH命令改變寄存器里的配置信息,高位的320bits是設(shè)備固有屬性無法更改[21]。
數(shù)據(jù)均以512 bytes的數(shù)據(jù)包的形式在每個時鐘上升沿進(jìn)行傳輸?shù)摹T谙到y(tǒng)進(jìn)入HS400&8bits-DDR模式,接收到寫入命令后,需要在EEPROM內(nèi)讀取上次寫入eMMC的數(shù)據(jù)地址,實現(xiàn)續(xù)寫操作,然后在輸入新的地址位,發(fā)送CMD25確認(rèn)當(dāng)前地址位然后發(fā)送512 bytes的數(shù)據(jù)包,通過CRC16校驗后才能通過數(shù)據(jù)總線。寫入操作流程如圖11所示。
圖11 eMMC存儲系統(tǒng)寫入操作
同時為了避免數(shù)據(jù)在傳輸中出現(xiàn)錯幀漏幀的現(xiàn)象,F(xiàn)PGA將對命令響應(yīng)和數(shù)據(jù)包進(jìn)行校驗,需要在每個48 bits命令前面附上起始位0,方向位1(指從控制器FPGA到eMMC存儲器方向),中間38位是具體命令內(nèi)容,后面要附上CRC7校驗碼和結(jié)束位1[22-23]。
對應(yīng)的48 bits響應(yīng)的格式正好相反,第0位是結(jié)束位為1,第1~7位為CRC7的校驗,中間38位是響應(yīng)內(nèi)容,第46位是方向為0(指從eMMC存儲器到控制器FPGA方向),第47位為起始位0。但是其中訪問CSD寄存器和CID寄存器的返回響應(yīng)是136 bits的,響應(yīng)結(jié)構(gòu)相同。CRC7的計算方法如下式所示:
G(x)=x7+x3+1
M(x)=(firstbit)×xn+(secondbit)×xn-1…+
(lastbit)×x0
(2)
CRC[6:0]=Remainded[(M(x)×x7/G(x)]
(3)
每個數(shù)據(jù)包前附上起始位00,中間是數(shù)據(jù)包,后面附上CRC16校驗碼與結(jié)束位1。起始位在時鐘的上升沿和下降沿都可以判斷,但是結(jié)束位只能在時鐘上升沿判斷。
CRC16校驗碼的計算方法如下式:
G(x)=x16+x12+x5+1
M(x)=(firstbit)×xn+(secondbit)×xn-1…
(5)
CRC[15:0]=Remainded[(M(x)×x16/G(x)]
(6)
為確保數(shù)據(jù)采集存儲的正常功能實現(xiàn),以及數(shù)據(jù)采集的精度,用信號發(fā)生器為8個數(shù)據(jù)采集通道提供3 Vpp,100 Hz的標(biāo)準(zhǔn)正弦波信號。系統(tǒng)正常工作結(jié)束后,使用USB3.0接口將數(shù)據(jù)導(dǎo)出至上位機(jī),在通過數(shù)據(jù)處理軟件將各個通道的數(shù)據(jù)按照前期的編幀進(jìn)行分離,畫出每個通道的波形圖像,如圖12所示。系統(tǒng)采集的波形與信號發(fā)生器的輸出波形基本一致,波形平滑,沒有丟幀錯幀現(xiàn)象,檢測點電壓為2.999 V,誤差僅為1‰,此誤差主要來源于信號調(diào)理電路中的運算放大器與模數(shù)轉(zhuǎn)換芯片的精度,此誤差在設(shè)計合理范圍之內(nèi)。
圖12 采集信號發(fā)生器波形
在采集存儲功能論證通過后,接入ICP壓電傳感器與高精度陀螺儀,進(jìn)行系統(tǒng)集成灌封防護(hù)工作,如圖13所示。前期功能性驗證都以實驗室理想信號環(huán)境進(jìn)行,在進(jìn)行系統(tǒng)集成的過程中必定會引入一些不可避免的誤差,比如傳感器輸出軸與載體坐標(biāo)系同軸度誤差,三軸傳感器輸出軸不正交誤差。這些系統(tǒng)誤差占比總誤差的90%以上,可以通過系統(tǒng)標(biāo)定有效提高系統(tǒng)整機(jī)精度與數(shù)據(jù)真實性。
圖13 系統(tǒng)集成與整機(jī)標(biāo)定
標(biāo)定試驗后數(shù)據(jù)的處理,如圖14所示。系統(tǒng)經(jīng)過傳感器器件級標(biāo)定以及整機(jī)標(biāo)定試驗后,通過數(shù)據(jù)處理軟件完成對試驗數(shù)據(jù)的解算,得到相關(guān)的標(biāo)定因數(shù)、零偏系數(shù)與擬合曲線。對系統(tǒng)整體的零偏穩(wěn)定性、零偏重復(fù)性、傳感器線性度與交叉耦合誤差有了一個準(zhǔn)確的誤差模型[11]。消除在系統(tǒng)集成過程中引入的系統(tǒng)誤差,提高系統(tǒng)整體的傳感器數(shù)據(jù)的采集精度,滿足系統(tǒng)整體的精度需求。
圖14 系統(tǒng)級誤差補償
在整體方案論證通過后,本設(shè)計實際運用在實彈環(huán)境下的常規(guī)彈藥擊發(fā)出膛過程膛壓過載連續(xù)動態(tài)特性的測量試驗中,并且表現(xiàn)良好。得到實彈數(shù)據(jù)如圖15所示。
圖15 試驗數(shù)據(jù)
將實驗數(shù)據(jù)導(dǎo)出后,可見記錄儀中原始數(shù)據(jù)在用EB F4幀頭對齊后,數(shù)據(jù)整齊,無亂碼錯碼現(xiàn)象,用數(shù)據(jù)處理軟件對數(shù)據(jù)進(jìn)行處理畫圖。以時間為橫坐標(biāo) (ms),過載沖擊為縱坐標(biāo)(g),得到膛壓過載曲線,如圖16所示。
圖16 膛壓過載曲線
可見在圖16中的9.14×105ms時炮射彈藥擊發(fā),測得一段不到40 ms的膛壓曲線,正向峰值約為28 000 g,與高速相機(jī)的實時高速攝像的結(jié)果進(jìn)行驗證,出膛時間與記錄儀完全符合。此測量值已經(jīng)通過信號調(diào)理模塊前端低通濾波,去掉ICP傳感器頻率響應(yīng)之外的高頻機(jī)械諧振噪聲。符合理論參數(shù)計算結(jié)果范圍,證實此段沖擊曲線為有效數(shù)據(jù)。滿足試驗任務(wù)需求。
以時間為橫坐標(biāo)(ms),角速率為縱坐標(biāo)(°/s),得到彈體角速率曲線,如圖17所示。
圖17 彈體角速率曲線
可見在圖17中的9.14×105ms時刻炮射彈藥擊發(fā),膛內(nèi)極端時間加速至極快轉(zhuǎn)速約為9 000°/s,炮口出膛后10 ms,彈體展開尾翼,迅速穩(wěn)定飛行姿態(tài)降低彈體轉(zhuǎn)速,開啟相關(guān)制導(dǎo)系統(tǒng)。
本文設(shè)計了一款基于FPGA、高速A/D芯片與eMMC存儲系統(tǒng)的高速高精度彈載數(shù)據(jù)記錄儀。實現(xiàn)在艦載艦炮膛內(nèi)狹小惡劣環(huán)境下8路40 MS/s采樣率的模擬信號,2路數(shù)字信號采集,以及250 MB/s的數(shù)據(jù)存儲。經(jīng)過實踐檢驗,在28 000 g的強(qiáng)沖擊下有效記錄數(shù)據(jù),隔離MEMS陀螺儀的沖擊短時失效現(xiàn)象,可靠性強(qiáng),整體靜態(tài)功耗低,數(shù)據(jù)誤差小,滿足測量膛內(nèi)惡劣環(huán)境短時間多參數(shù)多通道的設(shè)計要求。