郭 彪，唐 麒，文智敏，傅 娟，王 玲，魏急波

（1.湖南大學(xué) 電氣與信息工程學(xué)院，長沙 410082；2.國防科技大學(xué) 電子科學(xué)學(xué)院，長沙 410073；3.長沙軌道交通運營有限公司，長沙 410000；4.軍事科學(xué)院 系統(tǒng)工程研究院，北京 100101）

0 概述

目前，不同用戶需求和技術(shù)迭代衍生出WIFI、藍(lán)牙等短距無線通信以及衛(wèi)星通信、GSM 等長距無線通信。硬件平臺趨于多樣化，設(shè)備之間存在兼容性差、軟件開發(fā)和維護(hù)升級周期長、部署成本高等問題。軟件無線電（Software Defined Radio，SDR）技術(shù)提供了一種有效的、成本相對低的解決方案，通過軟件更新升級即可實現(xiàn)多模式、多頻段、多功能的無線通信［1］。

SDR在移動終端、通信基站等民用領(lǐng)域應(yīng)用廣泛。在軍事上，SDR 作為新一代軍事無線通信領(lǐng)域的關(guān)鍵核心技術(shù)，已成為全球軍事無線通信系統(tǒng)的技術(shù)體制和發(fā)展方向。以美軍為例，其各軍種的無線通信頻率范圍為2 MHz～3 GHz，頻譜覆蓋范圍廣，相互之間通信協(xié)同性要求高。美軍主導(dǎo)制定了聯(lián)合戰(zhàn)術(shù)通信系統(tǒng)和聯(lián)合戰(zhàn)術(shù)網(wǎng)絡(luò)中心計劃，在2012 年全面實現(xiàn)軟件無線電電臺裝備體制，截止到2017 年底裝備約50 萬部各型軟件無線電臺。這種電臺改變了傳統(tǒng)以硬件平臺為主的設(shè)計模式，通過將接收、發(fā)送、調(diào)制、解調(diào)等功能進(jìn)行模塊化設(shè)計，從而裝載不同功能的波形軟件，實現(xiàn)同一平臺的多種通信方式切換。

SDR 系統(tǒng)包括硬件支撐平臺和軟件體系架構(gòu)。軟件體系架構(gòu)是支撐整個系統(tǒng)的核心，其中以美軍JTRS/JTNC 項目中發(fā)布的軟件通信體系結(jié)構(gòu)（Software Communication Architecture，SCA）最具代表性。目前有諸多針對SDR 的相關(guān)研究［2-4］，在硬件支撐平臺方面，文獻(xiàn)［5］搭建了通用一體化SDR 平臺，該平臺可實現(xiàn)基本的SDR 射頻數(shù)據(jù)收發(fā)功能。文獻(xiàn)［6］設(shè)計了基于ZEDBOARD 的嵌入式軟件無線電軟件平臺，該平臺擁有較高的集成度和可拓展性。

基于SCA 的軟件架構(gòu)是SDR 系統(tǒng)的核心，相關(guān)研究也十分廣泛［7］。在SCA 的標(biāo)準(zhǔn)符合性測試方面，文獻(xiàn)［8］基于擴(kuò)展有限狀態(tài)機(jī)進(jìn)行SCA 符合性測試，并使用了貪心算法以快速驗證測試波形應(yīng)用是否符合SCA 標(biāo)準(zhǔn)規(guī)范。在SCA 的框架設(shè)計方面，文獻(xiàn)［9］設(shè)計了輕量化的SCA 核心框架，解決了接口冗余與可調(diào)整性不足的問題。在SDR 系統(tǒng)兼容性發(fā)展方面，SCA 已從被設(shè)計時部署在通用處理器（General Purpose Processor，GPP）上面，到現(xiàn)在可支持多種類型設(shè)備的擴(kuò)展。文獻(xiàn)［10］解決了SCA 在數(shù)字信號處理器（Digital Signal Processor，DSP）上的部署問題，通過其框架設(shè)計與調(diào)制解調(diào)器硬件抽象層（Modem Hardware Abstraction Layer，MHAL）的 使用，使波形組件可以在兼容SCA 規(guī)范的前提下運行在DSP 上。文獻(xiàn)［11］設(shè)計了基于SCA 的新型軟硬件架構(gòu)，通過GPP+DSP+FPGA 的數(shù)字基帶處理單元在硬件平臺構(gòu)建符合SCA 的規(guī)范，將該架構(gòu)應(yīng)用在雷達(dá)、數(shù)據(jù)鏈、電子戰(zhàn)等多種領(lǐng)域。

隨著目前以賽靈思Zynq-7000 等為代表的新型DPR FPGA 計算架構(gòu)的出現(xiàn)，如何在SCA 中對FPGA 動態(tài)部分可重構(gòu)能力提供支撐的問題尚未得到有效解決。傳統(tǒng)的SCA 將FPGA 虛擬化為單一資源，導(dǎo)致資源不能得到有效的空時復(fù)用，且SCA 存在資源粒度大、部署方式單一的缺點。

本文將SCA 和FPGA DPR 技術(shù)相結(jié)合，設(shè)計基于SCA 的動態(tài)部分可重構(gòu)軟件架構(gòu)。通過擴(kuò)展SCA 功能，提升波形應(yīng)用在動態(tài)部分可重構(gòu)FPGA下的實時部署能力。在此基礎(chǔ)上，設(shè)計ACO 調(diào)度算法增強(qiáng)組件的調(diào)度和管理方式，提高硬件平臺的使用效率。

1 SCA 與可重構(gòu)技術(shù)

1.1 SCA 軟件體系架構(gòu)

SCA 是美軍為建立聯(lián)合戰(zhàn)術(shù)通信電臺開發(fā)定義的與設(shè)計實現(xiàn)無關(guān)的框架。SCA 通過公共對象請求代理體系結(jié)構(gòu)定義統(tǒng)一的開發(fā)標(biāo)準(zhǔn)框架和通用結(jié)構(gòu)，使通信系統(tǒng)開發(fā)的軟件和硬件可以分離，其宗旨是通過在同一硬件平臺上加載不同的波形組件以實現(xiàn)不同的功能。此外，也可根據(jù)特定的需要對系統(tǒng)進(jìn)行部分升級，從而最大化地利用系統(tǒng)資源［12］?；赟CA 的通信系統(tǒng)架構(gòu)如圖1 所示。

圖1 基于SCA 的通信系統(tǒng)架構(gòu)Fig.1 Communication system architecture based on SCA

如圖1 所示，該系統(tǒng)包括上層的波形應(yīng)用、中間的核心框架及對應(yīng)的域描述文件3 個部分。其中波形應(yīng)用由不同功能的組件組成，用來實現(xiàn)FSK、MSK、擴(kuò)頻等通信功能。核心框架是一系列應(yīng)用編程接口與組件集合，在操作系統(tǒng)上對軟件和底層硬件進(jìn)行更高層次封裝，為波形應(yīng)用提供標(biāo)準(zhǔn)化接口和服務(wù)，并對波形應(yīng)用的動態(tài)加卸載、部署和域內(nèi)資源進(jìn)行統(tǒng)一管理。域描述文件采用可拓展標(biāo)記語言（eXtensible Markup Language，XML）配置SCA 域內(nèi)的所有組件。根據(jù)配置功能的不同又分為軟件包描述文件（Software Package Descriptor，SPD）、設(shè)備配置描述文件、軟件裝配描述文件（Software Assembly Descriptor，SAD）等［13］。這些文件配置了域內(nèi)每個組件的接口、容量、屬性、內(nèi)部依賴、互聯(lián)、邏輯位置等信息［14］。核心框架通過解析組件的域描述文件，完成組件的部署、啟動、配置、查詢等操作。

SCA 將FPGA、DSP、GPP 等物理硬件設(shè)備虛擬化為域內(nèi)的設(shè)備組件，設(shè)備組件通過提供統(tǒng)一的加載、卸載、部署等接口滿足硬件平臺的可復(fù)用性需求。

1.2 FPGA 的DPR 技 術(shù)

基于FPGA 的動態(tài)可重構(gòu)技術(shù)能夠在FPGA 運行過程中將其內(nèi)部的全部或部分邏輯資源重新配置，進(jìn)而實現(xiàn)FPGA 邏輯功能的動態(tài)切換和時分復(fù)用，而不終止器件的運行［15］。此外，F(xiàn)PGA 的DPR 技術(shù)重構(gòu)粒度更小，允許每個重構(gòu)區(qū)域根據(jù)功能需要動態(tài)加載和切換配置文件。FPGA 通過內(nèi)部配置訪問端口下載配置文件，并對指定區(qū)域進(jìn)行邏輯功能實時更改而不影響其他區(qū)域的任務(wù)執(zhí)行。FPGA DPR 功能示意圖如圖2 所示。

圖2 FPGA 動態(tài)部分可重構(gòu)示意圖Fig.2 Schematric diagram of dynamic partial reconfiguration of FPGA

圖2 中的DPR FPGA 劃分了4 個重構(gòu)子區(qū)域，并分別執(zhí)行Task1、Task2、Task3、Task4 任務(wù)。每個重構(gòu)區(qū)域之間獨立執(zhí)行，可根據(jù)任務(wù)需求實時更改重構(gòu)子區(qū)域的數(shù)量和大小，不影響其他正在執(zhí)行的重構(gòu)區(qū)域。

在現(xiàn)有的SCA 軟件架構(gòu)體系下，只有面向FPGA 全局重構(gòu)方式的資源虛擬化支撐，沒有針對DPR FPGA 的相關(guān)虛擬化架構(gòu)。本文第2 節(jié)在基于SCA 的規(guī)范下設(shè)計DPR FPGA 的硬件資源虛擬化軟件架構(gòu)，提出波形組件DPR 部署的流程機(jī)制。

2 基于SCA 的DPR 軟件架構(gòu)設(shè)計

為滿足SDR 系統(tǒng)的異構(gòu)性和可移植性需求，SCA域內(nèi)將FPGA 硬件設(shè)備虛擬化為FPGA 設(shè)備組件，核心框架通過管理設(shè)備組件來間接管理FPGA 硬件。設(shè)備組件的域描述文件利用XML 和統(tǒng)一的軟件架構(gòu)完成硬件資源虛擬化。其主要配置兩部分信息：一是該設(shè)備組件自身運行所需的軟硬件環(huán)境，主要包括操作系統(tǒng)、設(shè)備組件編程代碼語言及設(shè)備組件代碼在系統(tǒng)內(nèi)的存放路徑等；二是該設(shè)備組件所代表的硬件資源，包括硬件設(shè)備名稱、資源量（內(nèi)存、計算單元）、接口等信息。

然而，現(xiàn)有SCA 規(guī)范下的軟件架構(gòu)將FPGA 設(shè)備虛擬化為單一的硬件資源，導(dǎo)致FPGA 的重構(gòu)粒度大，不能進(jìn)行空時復(fù)用。

2.1 DPR FPGA 設(shè)備組件域描述文件架構(gòu)設(shè)計

將DPR FPGA 劃分的子區(qū)域數(shù)量和子區(qū)域大小不同稱為不同的劃分方式。將DPR FPGA 硬件設(shè)備設(shè)計并抽象封裝成支持DPR 能力的邏輯設(shè)備組件時，該邏輯設(shè)備組件應(yīng)支持不同的劃分方式、不同區(qū)域約束和不同資源配置。同時，區(qū)域描述文件的軟件架構(gòu)要符合SCA 規(guī)范要求。圖3 所示為本文設(shè)計提出的DPR FPGA 設(shè)備組件域描述文件的軟件架構(gòu)示意圖。其中，DPR FPGA 邏輯設(shè)備組件的域描述文件（Domain Profile）主要由軟件包描述文件（SPD）和屬性配置文件（PRF）組成。SPD 文件的根元素（softpkg）配置了組件開發(fā)者（author）、組件實現(xiàn)（implementation）、屬性配置文件（PRF）等信息。其中author 元素配置了開發(fā)者姓名（name）、組件開發(fā)公司（company）等信息；implementation 元素配置了組件代碼（code）、組件運行環(huán)境（os）、組件執(zhí)行處理器（processor）等信息；code 元素配置了組件接口信息（entrypoint）、組件代碼位置（localfile）等信息。PRF 文件中的結(jié)構(gòu)元素（struct）用來配置多個不同類別組件屬性，simple 元素用來配置單一屬性。

圖3 DPR FPGA 設(shè)備組件域描述文件的軟件架構(gòu)Fig.3 Software architecture of DPR FPGA device component domain description file

上述架構(gòu)在SCA 的規(guī)范下提供了對DPR FPGA的資源虛擬化，滿足了如下3 個約束：

1）DPR FPGA 支持多種區(qū)域劃分方式。通過配置圖3 中SPD 文件的softpkg 根元素，使其包含一個或多個implementation 子元素，部分代碼實現(xiàn)如下：

softpkg 元素下的2 個implementation 子元素分別表示一種FPGA 動態(tài)部分可重構(gòu)區(qū)域劃分方式的資源描述，每一種劃分方式包含不同的FPGA 動態(tài)部分可重構(gòu)區(qū)域的數(shù)量和大小。

2）每種劃分方式支持不同的重構(gòu)子區(qū)域資源描述。配置implementation 元素包含的PRF 屬性文件，該文件由多個struct 元素組成，每個struct 元素代表一個重構(gòu)區(qū)域，部分實現(xiàn)代碼如下：

上述代碼中配置了3 個重構(gòu)區(qū)域，分別是靜態(tài)重構(gòu)區(qū)、動態(tài)重構(gòu)區(qū)1 和動態(tài)重構(gòu)區(qū)2。

3）每個重構(gòu)區(qū)域支持細(xì)粒度的資源配置。圖3中的每個simple 元素表示重構(gòu)區(qū)域的一個資源配置信息。資源配置信息包括重構(gòu)區(qū)域標(biāo)識、重構(gòu)區(qū)域坐標(biāo)位置、重構(gòu)區(qū)域CLB Logic Cells 數(shù)量、重構(gòu)區(qū)域CLB Slices數(shù)量、重構(gòu)區(qū)域Digital Clock Managers數(shù)量、重構(gòu)區(qū)域DSP 數(shù)量、重構(gòu)區(qū)域RAM 數(shù)量等。以重構(gòu)區(qū)域CLB Slices 數(shù)量為例，部分實現(xiàn)代碼如下：

上述代碼中的simple 元素配置區(qū)域中CLB 資源的數(shù)量為2 132。

上述針對DPR FPGA 設(shè)備組件域描述文件的軟件架構(gòu)設(shè)計，支持了FPGA 的細(xì)粒度資源虛擬化，拓展了FPGA DPR 功能，建立了FPGA 硬件可重構(gòu)區(qū)域到SCA 域內(nèi)的映射關(guān)系。軟件架構(gòu)設(shè)計使用的所有域描述文件配置元素如simple、struct 等均符合SCA 規(guī)范，保證了SCA 整體架構(gòu)的一致性和統(tǒng)一性，減小了SCA 軟件的升級和維護(hù)難度。

2.2 基于SCA 的波形組件DPR 部署機(jī)制

波形應(yīng)用是完成某種通信功能的軟件應(yīng)用，由多個組件組成，圖4 所示為波形應(yīng)用示例。

圖4 波形應(yīng)用示例Fig.4 Sample of waveform application

該波形應(yīng)用由網(wǎng)絡(luò)設(shè)備、濾波、變頻等組件組成?；赟CA 的SDR 系統(tǒng)，域管理器通過解析波形應(yīng)用的XML 域配置文件啟動、初始化、運行、配置、重構(gòu)相應(yīng)的波形應(yīng)用程序［16］。

在2.1 節(jié)中完成了FPGA DPR 的資源虛擬化，使SCA 域內(nèi)有了FPGA 動態(tài)部分可重構(gòu)區(qū)域的資源信息。為了將波形組件部署到FPGA 動態(tài)部分可重構(gòu)區(qū)域，本節(jié)提出了在SCA 域內(nèi)波形組件DPR 部署的流程和機(jī)制，如圖5 所示。

圖5 波形組件DPR 部署機(jī)制Fig.5 DPR deployment mechanism of waveform components

在圖5 中，客戶端首先調(diào)用核心框架控制接口中ApplicationFactory接口 的create 操作。create 操作在SCA 域內(nèi)創(chuàng)建應(yīng)用，從而在客戶端請求的設(shè)備上創(chuàng)建應(yīng)用提供客戶端接口。SCA 解析波形應(yīng)用的域描述文件，包括應(yīng)用的SAD 文件、各個組件的SPD 文件等，從而獲得應(yīng)用的組成、各個組件之間的端口連接、組件部署所需的處理器/運行環(huán)境等配置信息。邏輯設(shè)備通過執(zhí)行allocateCapacity 操作，分配組件運行所需的內(nèi)存、處理器，從而更新Device（s）的內(nèi)存和處理器使用狀態(tài)。邏輯設(shè)備還可以通過LoadableInterface 和ExecutableInterface接口完成組件的加載和執(zhí)行。如此，波形組件DPR 部署機(jī)制建立了波形應(yīng)用創(chuàng)建、依賴性檢查、容量分配、可重構(gòu)部署完整的映射，提高了組件部署和管理的靈活性。

3 基于蟻群優(yōu)化算法的調(diào)度技術(shù)

本文第2 節(jié)提供了SCA 下對于DPR FPGA 的架構(gòu)支撐，包含DPR FPGA 的SDR 硬件設(shè)備系統(tǒng)，使組件部署更具靈活性。DPR FPGA 與CPU 計算設(shè)備構(gòu)成了可重構(gòu)的異構(gòu)計算平臺。為進(jìn)一步提高波形應(yīng)用在該平臺的部署效率，提升硬件資源利用率，高效的調(diào)度算法支撐尤為關(guān)鍵。

3.1 波形應(yīng)用與計算平臺建模

目前針對應(yīng)用的建模方法有多種，如有向無環(huán)圖（DAG）［17-19］、同步數(shù)據(jù)流圖（SDFG）［20-22］等。本文運用目前研究較多的DAG 圖建模波形應(yīng)用。圖6 所示為DAG 應(yīng)用示例。

圖6 DAG 應(yīng)用示例Fig.6 Sample of DAG application

在圖6 中，該應(yīng)用由8 個任務(wù)和9 條邊組成。任務(wù)之間的箭頭表示相互依賴關(guān)系。將任務(wù)在DPR FPGA 上的執(zhí)行時間稱為硬件執(zhí)行時間，在CPU 上的執(zhí)行時間稱為軟件執(zhí)行時間。表1 為具體任務(wù)參數(shù)信息，包括任務(wù)名、軟件執(zhí)行時間、硬件執(zhí)行時間以及在FPGA 上執(zhí)行所需的CLB 資源數(shù)量。

表1 波形應(yīng)用的任務(wù)參數(shù)Table 1 Task parameters of the waveform application

DPR FPGA 與CPU 組成的SDR 系統(tǒng)中的異構(gòu)計算平臺模型如圖7 所示。

圖7 異構(gòu)計算平臺Fig.7 Heterogeneous computing platform

圖7 中的異構(gòu)計算系統(tǒng)由一個CPU 和支持二維重構(gòu)的DPR FPGA 組成，其中FPGA 被劃分為4 個重構(gòu)子區(qū)域，通過加載不同的配置文件來更改其邏輯功能。

3.2 調(diào)度問題

高效的調(diào)度算法可以減小波形應(yīng)用的執(zhí)行時間，從而提高系統(tǒng)計算資源的利用率。將確定DAG圖中各個任務(wù)的執(zhí)行方式（軟件執(zhí)行或硬件執(zhí)行）和執(zhí)行時間（任務(wù)的開始時間和結(jié)束時間）稱為調(diào)度。調(diào)度結(jié)果示意圖如圖8 所示。

圖8 波形應(yīng)用的調(diào)度結(jié)果示意圖Fig.8 Schematic diagram of scheduling results of the waveform application

在圖8 中，計算單元包括一個CPU 和2 個DPR FPGA 重構(gòu)子區(qū)域，深灰色方塊代表任務(wù)在FPGA 上的重構(gòu)時間，淺灰色方塊代表任務(wù)的執(zhí)行時間。

對于3.1 節(jié)異構(gòu)計算平臺，在對波形應(yīng)用進(jìn)行調(diào)度時需要滿足一定的約束條件，具體如下：

1）DAG 圖中的任務(wù)依賴關(guān)系。子任務(wù)需要等其所有父任務(wù)執(zhí)行和通信結(jié)束后才能開始執(zhí)行。

2）任務(wù)只能執(zhí)行一次且只能選擇一個計算單元（CPU 或FPGA 的一個重構(gòu)區(qū)域）。

3）FPGA 上執(zhí)行的任務(wù)需要先重構(gòu)再執(zhí)行。

4）限制FPGA 的資源數(shù)量，需滿足任務(wù)執(zhí)行所需的資源且同一時間不能超過FPGA 的資源總量。

5）重構(gòu)端口不能復(fù)用，且同一時間只能重構(gòu)一個任務(wù)。

3.3 算法設(shè)計

針對3.1 節(jié)的應(yīng)用和計算平臺模型，本文提出一種基于蟻群優(yōu)化的調(diào)度算法，通過設(shè)置循環(huán)次數(shù)和控制參數(shù)進(jìn)行迭代求解。每次迭代計算主要分為3 步：確定任務(wù)的調(diào)度順序；映射任務(wù)到計算單元；信息素更新。該算法能夠解決SDR 系統(tǒng)中的波形應(yīng)用調(diào)度問題，有效支撐波形應(yīng)用的部署。

下面將對算法細(xì)節(jié)進(jìn)行介紹。

步驟1確定任務(wù)的調(diào)度順序。算法實現(xiàn)時，通過計算組成DAG 各個任務(wù)的調(diào)度概率，選擇調(diào)度概率最大的任務(wù)作為當(dāng)前步驟需要調(diào)度的任務(wù)。任務(wù)i在第j步的調(diào)度概率如下：

其中：αs為全局調(diào)度信息素?fù)]發(fā)控制因子；βs為局部調(diào)度信息素?fù)]發(fā)控制因子為全局調(diào)度信息素局部調(diào)度信息素；集合N={1，2，…，M}為調(diào)度DAG 所需要的總步數(shù)，其中M的值等于組成DAG 任務(wù)的數(shù)量。

步驟2映射任務(wù)到計算單元。確定好每一步待調(diào)度的任務(wù)后，將任務(wù)映射到計算單元上并執(zhí)行，其中計算單元集合由CPU 和DPR FPGA 的重構(gòu)區(qū)域組成。計算任務(wù)的“映射概率”，并選取計算值最大的映射單元為計算單元映射。任務(wù)i選擇計算單元k的映射概率如下：

其中：αm為全局映射信息素?fù)]發(fā)控制因子；βm為局部映射信息素?fù)]發(fā)控制因子為全局映射信息素局部映射信息素；N是所有計算單元的集合。

步驟3信息素更新。所有螞蟻完成一次求解時，即更新對應(yīng)的信息素。信息素的更新公式如下：

其中：ρs為調(diào)度信息素?fù)]發(fā)因子；ρm為映射信息素?fù)]發(fā)因子；SSL為本次迭代所有螞蟻求解的應(yīng)用完成時間最小值。其中si為第i只螞蟻求解的調(diào)度長度，其大小等于本次迭代所有任務(wù)所完成時間的最大值。Antcount的大小等于螞蟻數(shù)量。上述3 個步驟為單次迭代求解過程，算法執(zhí)行時不斷進(jìn)行迭代求解。當(dāng)達(dá)到所設(shè)置迭代次數(shù)的上限時返回已經(jīng)求得的最優(yōu)解，該最優(yōu)解中包含了波形應(yīng)用的調(diào)度結(jié)果和波形應(yīng)用的總完成時間。

4 仿真實驗

4.1 實驗參數(shù)設(shè)置

為驗證本文所提算法的性能，波形應(yīng)用調(diào)度的DAG圖使用文獻(xiàn)［23］中的方式隨機(jī)生成。表2 所示為隨機(jī)生成DAG 的詳細(xì)信息，包括任務(wù)數(shù)n、邊數(shù)m和問題規(guī)模2n+3m［24］。由于軟件無線電的硬件計算平臺大多執(zhí)行計算密集型的波形應(yīng)用，通信計算比（CCR）較小，故本文測試基準(zhǔn)DAG 的CCR 設(shè)置為0.1。所提算法中的迭代次數(shù)為1 000 次，螞蟻數(shù)量為5，全局調(diào)度信息素?fù)]發(fā)控制因子αs設(shè)置為1，局部調(diào)度信息素?fù)]發(fā)控制因子βs、全局映射信息素?fù)]發(fā)控制因子αm及局部映射信息素?fù)]發(fā)控制因子βm均設(shè)置為1，調(diào)度信息素?fù)]發(fā)因子ρs設(shè)置為0.9，映射信息素?fù)]發(fā)因子ρm設(shè)置為0.98。為了驗證所提調(diào)度算法的有效性，本文仿真了沒有調(diào)度的DAG 隨機(jī)算法部署（Random Deployment Without Scheduling，RDWS）、MILP 算法［25］和ILP 算法［26］的調(diào)度結(jié)果。調(diào)度性能的評價指標(biāo)為DAG 的調(diào)度長度（SL）和算法求解時間。其中MILP 算法的求解器為LINDO API12.0，ILP 算法的求解器為Gurobi 9.0.1，求解時間上限值（timeout）均設(shè)置為1 800 s，若求解器達(dá)到時間上限值時仍沒有求出最優(yōu)解，則返回當(dāng)前已求得的最優(yōu)解。

表2 隨機(jī)生成的DAG 信息Table 2 Randomly generated DAG information

4.2 實驗結(jié)果與分析

表3 為仿真實驗的結(jié)果數(shù)據(jù)，包含DAG 的調(diào)度長度和算法求解時間。

表3 本文算法仿真實驗結(jié)果Table 3 Simulation results of the algorithm in this paper

為評估所提算法在波形應(yīng)用調(diào)度中的性能，引入調(diào)度長度提升程度（SSLI）來計算求解性能提升程度。

圖9 分析了在面對不同DAG 規(guī)模時4 種算法的調(diào)度結(jié)果變化關(guān)系。由圖9 可知，任務(wù)規(guī)模越大，本文所提算法求解性能越好，可以有效提升部署效率，減少應(yīng)用的總執(zhí)行時間。圖10 分析了算法的求解時間變化關(guān)系。從圖10 中可以看出，當(dāng)任務(wù)規(guī)模大于15 時，MILP 和ILP 算法在1 800 s 內(nèi)已經(jīng)求不出最優(yōu)解，時間復(fù)雜度遠(yuǎn)大于本文所提算法復(fù)雜度。

圖9 調(diào)度長度與任務(wù)規(guī)模的關(guān)系Fig.9 The relationship between scheduling length and task size

圖10 3 種算法求解時間對比Fig.10 Comparison of solution time of three algorithms

表4 所示為測試DAG 應(yīng)用的SLI 數(shù)據(jù)。由表4數(shù)據(jù)可知，與沒有調(diào)度的隨機(jī)算法相比，本文所提算法的平均性能提升了57.04%，可有效減少SDR 系統(tǒng)中的軟件部署和執(zhí)行時間，提升硬件的資源利用率。與MILP 算法相比，當(dāng)任務(wù)規(guī)模小于20 時，本文算法性能略差于MILP 算法，但隨著任務(wù)規(guī)模的增大總體性能呈遞增的趨勢，最終平均性能提升了35.89%。當(dāng)任務(wù)規(guī)模較小時，ILP 算法可在時間上限值內(nèi)求出問題的最優(yōu)解，求解時間也較短。但隨著任務(wù)規(guī)模的增大，算法的時間復(fù)雜度呈指數(shù)級增長，任務(wù)數(shù)量大于20 時，在時間上限值內(nèi)已求不出問題的最優(yōu)解，求解結(jié)果差于本文算法。實驗結(jié)果表明，本文算法與ILP 算法相比，平均性能提升了29.09%。綜上分析，在面對大規(guī)模應(yīng)用時，本文算法在求解性能和求解時間上更有優(yōu)勢。

表4 3 種算法SLI 分析Table 4 Three algorithm SLI analysis %

5 結(jié)束語

本文將軟件通信體系架構(gòu)與FPGA 的DPR 技術(shù)相結(jié)合，提出在軟件通信體系架構(gòu)規(guī)范下的DPR FPGA設(shè)備資源虛擬化及波形組件的部署機(jī)制。介紹基于XML域描述文件的DPR 軟件架構(gòu)設(shè)計，并從軟件架構(gòu)層面建立從波形組件到FPGA 可重構(gòu)區(qū)域的映射關(guān)系。在此基礎(chǔ)上，針對SDR 系統(tǒng)中支持DPR FPGA 的異構(gòu)計算平臺和波形應(yīng)用，提出基于蟻群優(yōu)化的調(diào)度技術(shù)算法。實驗結(jié)果表明，與MILP 算法和ILP 算法相比，該算法能有效提升調(diào)度性能，減少求解時間。下一步將對列表啟發(fā)式和搜索元啟發(fā)式算法進(jìn)行系統(tǒng)設(shè)計，以支持波形應(yīng)用的實時調(diào)度。