張景輝，曾燕萍，王夢(mèng)雅，周倩蓉，閆傳榮

(中國電子科技集團(tuán)公司第五十八研究所，江蘇 無錫 214072)

0 引言

采用并行傳輸技術(shù)的雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)是現(xiàn)代高速數(shù)字系統(tǒng)的主流應(yīng)用，主控芯片與DDR 存儲(chǔ)器之間互聯(lián)結(jié)構(gòu)的信號(hào)完整性是保證整個(gè)系統(tǒng)運(yùn)行的關(guān)鍵。DDR 拓?fù)涞淖呔€方式、阻抗匹配、端接方式、傳輸線的反射與串?dāng)_等問題是決定DDRx 并行總線信號(hào)完整性的關(guān)鍵因素，也是系統(tǒng)設(shè)計(jì)研究的重點(diǎn)[1-3]。

隨著現(xiàn)代數(shù)字系統(tǒng)數(shù)據(jù)傳輸速率越來越高，系統(tǒng)布線越來越密集，信號(hào)之間的串?dāng)_問題越來越突出[1]。對(duì)于信號(hào)串?dāng)_的研究主要集中在連接器、芯片封裝與近間距的平行走線之間，過孔間的串?dāng)_問題是容易被忽略的因素。然而，對(duì)于采用系統(tǒng)級(jí)封裝(System in Package，SiP)[4-5]的高速大容量DDR 微系統(tǒng)來說，系統(tǒng)集成度進(jìn)一步提高，高速多層過孔普遍存在，造成過孔Z 方向長(zhǎng)度遠(yuǎn)大于水平方向的間距，過孔串?dāng)_成為不可忽視的問題。

本文簡(jiǎn)要分析了過孔串?dāng)_形成的基本原理與影響因素；利用頻域、時(shí)域仿真平臺(tái)建立過孔仿真模型，量化分析了系統(tǒng)中影響過孔串?dāng)_的主要指標(biāo)以及串?dāng)_噪聲對(duì)系統(tǒng)信號(hào)質(zhì)量的影響，并且給出了完整的系統(tǒng)優(yōu)化方案與仿真設(shè)計(jì)方法；結(jié)合實(shí)際項(xiàng)目案例驗(yàn)證了該方法的正確性與可行性，對(duì)以后高速數(shù)字系統(tǒng)互連結(jié)構(gòu)設(shè)計(jì)具有一定的借鑒意義。

1 串?dāng)_理論

串?dāng)_源于耦合，導(dǎo)體間通過電場(chǎng)和磁場(chǎng)發(fā)生耦合，把信號(hào)的一部分能量傳遞到鄰近的導(dǎo)體上，從而形成噪聲。通常把產(chǎn)生干擾的信號(hào)稱為攻擊線，被干擾的信號(hào)稱為受害線。串?dāng)_又分為容性串?dāng)_和感性串?dāng)_，容性串?dāng)_與感性串?dāng)_是同時(shí)發(fā)生的[6-8]。如圖1 所示：容性耦合源于攻擊線上的電壓變化，變化的電壓在受害線上引起感應(yīng)電流；感性耦合源于攻擊線上的電流變化，變化的電流在受害線上引起感應(yīng)電壓，從而導(dǎo)致電磁干擾。

圖1 信號(hào)串?dāng)_集總參數(shù)模型

將受害線上與攻擊信號(hào)傳播方向相反的一端稱為近端，與攻擊信號(hào)傳播方向相同的一端稱為遠(yuǎn)端；在受害線近端產(chǎn)生的容性、感性串?dāng)_分別為Vnc、Vnl，遠(yuǎn)端產(chǎn)生的容性、感性串?dāng)_分別為Vfc、Vfl，得到發(fā)生容性、感性耦合的遠(yuǎn)、近端串?dāng)_計(jì)算公式[9-10]：

其中，C 與L 分別代表導(dǎo)體單位長(zhǎng)度的電容和電感，Cm與Lm分別代表單位長(zhǎng)度的互容和互感，l 代表耦合線的長(zhǎng)度，Z0為信號(hào)特征阻抗，Tr為干擾源的上升時(shí)間。

圖2 所示為攻擊線上的波形與受害線上的遠(yuǎn)、近端串?dāng)_波形，受害線上同時(shí)包含了容性耦合電流與感性耦合電流。

圖2 遠(yuǎn)/近端串?dāng)_波形

以上分析可知，影響串?dāng)_的主要因素包括耦合長(zhǎng)度、耦合線間距、傳輸線阻抗、干擾源信號(hào)速率等，而串?dāng)_對(duì)信號(hào)則會(huì)造成邊沿的抖動(dòng)與幅度上的噪聲[11]，下面將搭建過孔仿真模型，對(duì)以上因素對(duì)信號(hào)串?dāng)_的影響做量化的仿真分析。

2 過孔串?dāng)_量化仿真分析

2.1 仿真模型搭建與仿真

搭建仿真模型，分別對(duì)過孔間距S(孔間距與孔徑比值)、過孔高度Hvia(耦合長(zhǎng)度)、攻擊線數(shù)量NA與信號(hào)上升時(shí)間Tr四個(gè)影響過孔串?dāng)_的因素進(jìn)行定量仿真分析。利用HFSS 仿真平臺(tái)建立過孔三維仿真模型，提取不同條件下的過孔S 參數(shù)，分析過孔之間的串?dāng)_；并且搭建時(shí)域仿真模型，仿真評(píng)估不同參數(shù)時(shí)串?dāng)_噪聲幅值的大小[12-14]，如圖3 所示。

圖3 三維過孔模型與時(shí)域仿真拓?fù)?/p>

圖4 所示為不同參數(shù)時(shí)受害線上串?dāng)_噪聲幅值曲線，可以看到當(dāng)攻擊線上的信號(hào)發(fā)生跳變時(shí)，在受害線上產(chǎn)生了串?dāng)_噪聲。當(dāng)過孔間距為2 倍孔徑、孔高為400 μm，1 個(gè)攻擊線，串 擾源的上升時(shí)間為1.0 ns 時(shí)，串?dāng)_噪聲為4.78 mV；在此基礎(chǔ)上，調(diào)節(jié)過孔的間距為1，串?dāng)_噪聲增加到5.28 mV；當(dāng)過孔高度由400 μm 調(diào)節(jié)到800 μm 時(shí)，噪聲增加到8.49 mV；接著，調(diào)節(jié)串?dāng)_源的上升時(shí)間為0.8 ns，串?dāng)_噪聲增加到10.63 mV；而當(dāng)攻擊線的數(shù)量為4 個(gè)時(shí)，串?dāng)_噪聲增加到了16.42 mV。

圖4 不同參數(shù)時(shí)的信號(hào)噪聲波形對(duì)比

噪聲的幅值大小變化趨勢(shì)幅值結(jié)果與理論分析結(jié)果一致，以下對(duì)噪聲幅值的變化進(jìn)行定量分析，供優(yōu)化設(shè)計(jì)做參考。

2.2 影響串?dāng)_因素定量分析

2.2.1 過孔間距的影響

過孔間距決定耦合線單位長(zhǎng)度互感Lm與互容Cm的大小，過孔間距越大，單位長(zhǎng)度的互感與互容越?。皇?1)、式(2)表明，近端串?dāng)_的大小與互感互容成正比；因此，隨著過孔間距增加，串?dāng)_噪聲則隨之減小。如圖5所示，當(dāng)過孔間距S 由1 增加到16 倍孔徑時(shí)，互感互容隨之減小，造成噪聲幅值由144.34 mV 減小到71.49 mV；因此，在布線空間允許的條件下，應(yīng)盡量增加過孔之間的間距，以達(dá)到減小串?dāng)_噪聲的目的。

圖5 噪聲幅值隨過孔間距變化曲線

2.2.2 過孔高度的影響

過孔高度Hvia(耦合長(zhǎng)度l)與串?dāng)_噪聲的大小成正比。如圖6 所 示，當(dāng)過孔高度Hvia由200 μm 增加到1 000 μm時(shí)，噪聲幅值由74.12 mV 增加到178.12 mV；因此，版圖設(shè)計(jì)時(shí)，在滿足傳輸線阻抗控制的條件下，應(yīng)盡量減小過孔的高度，減少多層通孔設(shè)計(jì)，以減小過孔對(duì)串?dāng)_噪聲以及對(duì)傳輸線阻抗匹配的影響。

圖6 噪聲幅值隨過孔高度變化曲線

2.2.3 信號(hào)上升時(shí)間的影響

由以上分析可知，串?dāng)_噪聲的大小與信號(hào)上升時(shí)間Tr成反比。仿真結(jié)果如圖7 所示：信號(hào)上升時(shí)間Tr由25 ns增加到250 ns 時(shí)，噪聲幅值由185.83 mV 減小到82.94 mV；因此，對(duì)于傳輸速率越高的信號(hào)，對(duì)于信號(hào)過孔的設(shè)計(jì)要求越嚴(yán)格。

圖7 噪聲幅值隨信號(hào)上升時(shí)間變化曲線

2.2.4 攻擊線數(shù)量的影響

對(duì)于一個(gè)線性無源的系統(tǒng)，多個(gè)攻擊線產(chǎn)生的串?dāng)_噪聲也滿足疊加定理，噪聲幅值隨攻擊線數(shù)量變化的仿真結(jié)果如圖8 所示：當(dāng)攻擊線數(shù)量NA由1 個(gè)增加到18個(gè)時(shí)，噪聲幅值由121.91 mV 增加到684.03 mV；由于攻擊線數(shù)量越多，外層的攻擊線距離受害線距離越遠(yuǎn)，耦合也就越弱，因此攻擊線數(shù)量增加到一定程度后串?dāng)_量增加幅度越來越小，最終趨近于飽和。

圖8 噪聲幅值隨攻擊線數(shù)量變化曲線

3 實(shí)例分析與仿真優(yōu)化

3.1 基板設(shè)計(jì)

本項(xiàng)目DDR 總線數(shù)據(jù)信號(hào)傳輸速率為1.60 Gb/s，由集成4 個(gè)DDR3 SDRAM 存儲(chǔ)控制器的CPU 控制4 個(gè)DDR3 總線通道，每個(gè)通道由9 個(gè)DRAM 顆粒構(gòu)成一個(gè)72 位寬的DRAM 接口，單個(gè)DRAM 顆粒的容量為8 Gb；如圖9 所示，SiP 基板采用正反面腔體結(jié)構(gòu)，BGA 封裝的控制端(CPU)貼裝在基板正面，而4 個(gè)接收端(DDR3 組件)則排布在互連基板正反兩面，基板面積為40 mm×60 mm，采用16 層堆疊結(jié)構(gòu)，其中芯板(Core)與PP 層(Prepreg)厚度分別為820 μm 與30 μm，金屬層厚度為15 μm。

圖9 SiP 基板結(jié)構(gòu)示意圖

3.2 仿真結(jié)果

對(duì)4 個(gè)DDR3 組件的數(shù)據(jù)信號(hào)進(jìn)行時(shí)域仿真，得到波形與眼圖仿真結(jié)果如圖10 所示。從仿真結(jié)果可以看出，正面組件的數(shù)據(jù)信號(hào)質(zhì)量明顯優(yōu)于反面組件的信號(hào)質(zhì)量：正面組件的眼高、眼寬分別為944.1 mV、551.8 ps，而反面組件的眼高、眼寬分別為362.4 mV、165.2 ps，根據(jù)JEDEC DDR3 標(biāo)準(zhǔn)不滿足眼圖質(zhì)量和時(shí)序裕量要求[15]。

圖10 DDR3 數(shù)據(jù)信號(hào)波形眼圖結(jié)果

結(jié)合基板結(jié)構(gòu)與仿真結(jié)果分析可知：正面組件與反面組件傳輸線的長(zhǎng)度、阻抗控制與平面走線間距均一致，單根數(shù)據(jù)線的波形、眼圖質(zhì)量一致，而正、反面組件的區(qū)別是控制端到反面組件的數(shù)據(jù)走線存在大尺寸(位于Core 層)、密集分布的過孔，可初步判斷過孔間的串?dāng)_造成信號(hào)上升/下降沿變緩，使眼圖質(zhì)量惡化；因此，需要對(duì)過孔間串?dāng)_進(jìn)行優(yōu)化設(shè)計(jì)。

3.3 優(yōu)化設(shè)計(jì)

由以上分析可知，通過增大過孔間距、減小過孔高度或減小信號(hào)上升時(shí)間等可有效減小過孔之間的串?dāng)_噪聲；然而，由于布線空間與工藝的限制，以上優(yōu)化方法難以實(shí)現(xiàn)。因此，提出了信號(hào)過孔間添加回流地過孔的方案，這種方法既可以提高信號(hào)過孔之間的隔離度，有效抑制信號(hào)之間的串?dāng)_，又可改善回流路徑上的信號(hào)干擾。

對(duì)優(yōu)化后的系統(tǒng)結(jié)構(gòu)進(jìn)行時(shí)域仿真，得到如圖11所示的波形眼圖結(jié)果?？梢钥闯?，優(yōu)化后的信號(hào)眼高由362.4mV提高到758.5mV，眼寬由165.2ps增加到560.2ps，可滿足時(shí)序裕量要求。

圖11 優(yōu)化后反面組件數(shù)據(jù)信號(hào)波形與眼圖

4 結(jié)論

本文對(duì)系統(tǒng)級(jí)封裝的DDR 微系統(tǒng)中的信號(hào)完整性進(jìn)行了研究，通過理論研究與建模仿真分析的方法對(duì)過孔串?dāng)_問題進(jìn)行了分析與研究，量化分析了過孔間距、過孔高度、過孔數(shù)量與信號(hào)上升時(shí)間對(duì)串?dāng)_噪聲的影響以及串?dāng)_噪聲對(duì)信號(hào)完整性的影響，在此基礎(chǔ)上提出了過孔設(shè)計(jì)的基本原則與過孔串?dāng)_優(yōu)化的方法；結(jié)合實(shí)際項(xiàng)目案例，通過增加回流地過孔的方法改善了過孔之間的串?dāng)_，得到了符合要求的信號(hào)波形與眼圖仿真結(jié)果，對(duì)高速大容量信號(hào)過孔設(shè)計(jì)與串?dāng)_噪聲優(yōu)化設(shè)計(jì)有一定的借鑒意義。