邵天驄 鄭瓊林 李志君 李 虹 劉建強

基于干擾動態(tài)響應機理的SiC MOSFET驅(qū)動設計

邵天驄1鄭瓊林1李志君2李 虹1劉建強1

（1. 北京交通大學電氣工程學院 北京 100044 2. 泰科天潤半導體科技（北京）有限公司 北京 100192）

目前碳化硅（SiC）MOSFET大多沿用Si MOSFET和IGBT的驅(qū)動設計方法。然而，由于SiC MOSFET相比Si器件具有更高的開關速度，因而柵極內(nèi)阻、驅(qū)動回路電感和功率回路電感導致的柵源電壓干擾情況也值得探索。該文分析柵源電壓干擾產(chǎn)生的過程，進而歸納提煉出一種基于干擾動態(tài)響應機理的SiC MOSFET驅(qū)動參數(shù)標幺化設計方法。從開關結(jié)電容的等效電路出發(fā)，推導出功率回路和驅(qū)動回路的傳遞函數(shù)，基于驅(qū)動和功率雙回路傳遞函數(shù)，研究揭示柵源電壓的干擾動態(tài)響應機理。進而，引入標幺化的參數(shù)表達形式，以標準量化驅(qū)動參數(shù)對于柵源電壓干擾傳導路徑的影響，提出基于干擾動態(tài)響應機理的SiC MOSFET驅(qū)動設計原則。最后，搭建雙脈沖實驗平臺，驗證該驅(qū)動設計原則的合理性。

SiC MOSFET 驅(qū)動設計 柵源電壓干擾 動態(tài)響應

0 引言

以碳化硅（SiC）、氮化鎵（GaN）為代表的寬禁帶半導體器件為電力電子領域的技術革新提供了契機[1-6]。由于寬禁帶材料的使用，功率半導體器件可以工作在更高電壓、更快頻率下[7-12]。然而，在實際應用中，更高的開關速度造成橋臂結(jié)構(gòu)中的兩個器件之間相互干擾，引發(fā)的柵源電壓干擾問題不可忽視[13-16]。

橋臂結(jié)構(gòu)電路的兩個SiC器件之間相互作用，在開關瞬態(tài)過程中，SiC器件的米勒電容被迫再次充放電，產(chǎn)生位移電流，影響柵極電壓穩(wěn)定性，柵源電壓受到干擾，產(chǎn)生正向尖峰和負向尖峰。柵極電壓正向尖峰過高將引發(fā)誤導通現(xiàn)象[17]，其中不完全的誤導通將增大開關損耗[18]，而完全的誤導通將造成橋臂短路并引起器件過電流損壞[19]；柵極電壓的負向尖峰過高將影響器件壽命[20-22]，甚至造成柵極過電壓擊穿導致器件失效[23]。高速率開關的器件引起的柵源電壓干擾現(xiàn)象更為顯著，若無法提供足夠穩(wěn)定的柵極電壓將導致系統(tǒng)降頻工作，限制變換器系統(tǒng)的進一步高頻化和小型化。為從驅(qū)動設計的角度有效防治柵源電壓干擾，首先需要探索掌握其產(chǎn)生機理，因此，國內(nèi)外學者從數(shù)學建模的角度入手，對柵源電壓干擾的機理進行了深入探討。

文獻[24]著眼于確定開關速度的關鍵限制因素，進而依據(jù)電壓變化率、驅(qū)動電阻和結(jié)電容等效電路估算因干擾引起的柵源電壓最大變化值。文獻 [25]詳細介紹了10kV SiC MOSFET在開關瞬態(tài)時的表征，進而在極端情況下，即假設通過器件的米勒電容的所有電流都對其柵源電容進行充電時，通過結(jié)電容等效電路估算最大柵源電壓變化幅度。這些機理模型分析刻畫和描述了干擾對柵源電壓的影響結(jié)果，為深入分析柵源電壓干擾的產(chǎn)生機理并精確描述打下了堅實基礎。然而，這些較為簡單的機理模型并未深入闡述產(chǎn)生振蕩的機理，僅考慮干擾引發(fā)的干擾尖峰，未考慮關鍵的柵極內(nèi)阻、驅(qū)動回路電感和功率回路電感影響，以至于不能全面認識高速開關動作對柵源電壓干擾的動態(tài)特性。文獻[26]首先建立了考慮高壓增強型GaN器件的非線性和特性模型，然后將器件特性與各種電路參數(shù)相結(jié)合，建立了電路級模型，最后將分段切換過程模型和PSpice仿真相比較，證明該模型獲得了更精確的分析結(jié)果。文獻[27]考慮所有的電路寄生參數(shù)，分析并建立數(shù)學模型，對柵源電壓干擾造成的誤導通現(xiàn)象進行了全面的定量分析，為工程實踐中的MOSFET選型、PCB設計和調(diào)試提供了準確的參考，可用來評估、判斷誤導通問題的發(fā)生。文獻[19]基于MOSFET等效結(jié)電容模型、戴維南定理和疊加原理，并考慮MOSFET體二極管反向恢復、漏源電壓變化的非線性以及驅(qū)動回路電感的影響，研究提出了一種柵源電壓干擾分析模型，由變換器的寄生參數(shù)明確對應表示。然而，這些復雜的機理模型考慮的電路雜散參數(shù)過多，引入過多非主導參數(shù)，無法明確關鍵雜散參數(shù)，因此也就無法避免繁雜的計算過程，不能有效地直接面向工程應用指導驅(qū)動設計。目前SiC MOSFET大都沿用Si MOSFET和IGBT的驅(qū)動設計方法。由于SiC MOSFET相比Si器件具有更高的開關速度，因而柵極內(nèi)阻、驅(qū)動回路電感和功率回路電感導致的柵源電壓干擾情況，也值得探索。

本文研究揭示柵源電壓的干擾動態(tài)響應機理，進而引入標幺化的系統(tǒng)參數(shù)表達形式以標準量化驅(qū)動參數(shù)對于柵源電壓干擾傳導路徑的影響，提出基于干擾動態(tài)響應機理的SiC MOSFET驅(qū)動設計原則。

1 高速開關動作的干擾路徑

圖1為橋臂結(jié)構(gòu)中的等效電路。橋臂下管QL采用器件的結(jié)電容等效電路代替，用于分析暫態(tài)過程中的柵源電壓受到上管QH開關切換時的干擾情況。為方便起見，QH干擾到橋臂下管（本文簡稱為主動管）；QL受到橋臂上管干擾（本文簡稱為被動管）。橋臂結(jié)構(gòu)負載電流L正方向由橋臂中點流出，回到直流母線中點。

圖1 橋臂結(jié)構(gòu)中的等效電路

1.1 柵源電壓干擾的產(chǎn)生過程

圖2展示了圖1所示橋臂結(jié)構(gòu)中SiC MOSFET柵源電壓干擾產(chǎn)生的示意圖。為簡便起見，本文僅針對電力電子變換器中常見的橋臂結(jié)構(gòu)電路，展開動態(tài)過程分析，L為負載電流，流出橋臂中點為正方向。從0時刻開始，主動管QH的漏源電壓開始上升，DS開始下降，QH干擾被動管QL柵源電壓GS的過程如下所述。

圖2 橋臂結(jié)構(gòu)中的柵源電壓干擾

模態(tài)9[8,9]：8時刻，QL漏源電壓DS升高到DC。在這一階段，DS的高頻振蕩將激勵QL柵源電壓GS產(chǎn)生高頻振蕩，振蕩持續(xù)到9時刻，QL柵源電壓GS返回到負向關斷偏置電壓EE。進入新的穩(wěn)態(tài)過程，直到下一周期開始。

下面將分別建立功率回路模型和驅(qū)動回路模型，描述柵源電壓響應高速開關干擾源的動態(tài)過程，揭示柵源電壓的干擾動態(tài)響應機理。

1.2 柵源電壓對干擾的動態(tài)響應

圖3 等效簡化電路

ds為ds上的電壓（角標為小寫，與之相區(qū)分，引腳兩端的漏源電壓的角標為大寫，即DS）；m為gd與gs中間點的電壓。數(shù)值上，有mds，且功率回路具有相對較大的電流流通，因此，從dis到ds的部分可以近似認為與驅(qū)動回路的阻抗m無關，從圖3a可得等效簡化電路圖3b，將功率回路與驅(qū)動回路等效拆解分別分析。進而可以得到

設i()為驅(qū)動回路傳遞函數(shù)，o()為功率回路傳遞函數(shù)，則有

其中

省略高階無窮小系數(shù)后的特征多項式為

式（4）即為柵源電壓干擾動態(tài)模型的解析表達式。采用不同器件，無需重新獨立構(gòu)造干擾路徑傳遞函數(shù)的特征多項式。僅需要根據(jù)器件數(shù)據(jù)手冊提供的暫態(tài)特性參數(shù)，在式（4）的特征多項式中代入具體數(shù)值，即可獲得干擾路徑傳遞函數(shù)的特征多項式。為了便于分析功率回路、驅(qū)動回路不同參數(shù)的作用，有針對性地優(yōu)化PCB設計和布局，柵源電壓干擾的等效電路如圖4所示，即獲得描述柵源電壓對干擾的動態(tài)響應的等效電路。圖中，GS為器件引腳兩端的柵源電壓，gs為器件結(jié)電容電容gs的電壓。

2 柵源電壓干擾的標幺化數(shù)學模型

在獲得驅(qū)動回路和功率回路傳遞函數(shù)的基礎上，本節(jié)將繼續(xù)歸納總結(jié)該傳遞函數(shù)的特性。干擾路徑的特性可以用其傳遞函數(shù)的特征多項式()描述，為方便研究，描述柵源電壓干擾的標準二階系統(tǒng)為

圖4 柵源電壓干擾的等效電路

()的阻尼比為

()的無阻尼自振頻率為

具有較高的漏源電壓斜率是SiC MOSFET工作頻率提高時的重要特征之一。實際上，漏源電壓是具有一定斜率的周期脈沖電壓，其影響可以近似用驅(qū)動回路傳遞函數(shù)i()對斜率為=±DC/r（±代表脈沖電壓干擾的上升沿和下降沿）的斜坡信號響應描述。需要說明的是，SiC MOSFET的運行過程中，r與驅(qū)動回路的參數(shù)相關，然而，為了突出主要矛盾，在分析時將斜率近似視為固定值。估算斜率時，根據(jù)調(diào)試經(jīng)驗，推薦取外部驅(qū)動電阻在數(shù)值上等于柵極內(nèi)電阻g時，器件電壓上升下降時間的平均值為r。驅(qū)動回路傳遞函數(shù)i()對斜坡信號的響應為

由終值定理可知，響應的終值(∞)為

如第1.1節(jié)所述，模態(tài)1和模態(tài)8期間，DS以斜坡信號的形式干擾GS。DS斜坡變化階段結(jié)束后，DS呈現(xiàn)明顯的振蕩現(xiàn)象，其影響GS的機理與斜坡信號的影響不同。為簡便起見，本文將DS斜坡變化結(jié)束時刻的GS簡稱為干擾尖峰，以區(qū)別于此后振蕩所引發(fā)的尖峰，并以驅(qū)動回路傳遞函數(shù)i()對斜坡信號的響應終值(∞)量化。由式（10）可知，斜坡信號干擾引起的尖峰值與驅(qū)動電阻成正比，因此，較小的驅(qū)動電阻可以降低響應終值，一定程度上抑制干擾尖峰。然而，由式（8）可知，過小的驅(qū)動電阻，導致無阻尼自振頻率n過大，()對于高頻段的抑制能力降低，導致驅(qū)動回路對主功率回路諧振的抑制不足，有可能引發(fā)過大的柵源電壓振蕩。因此，驅(qū)動參數(shù)的選取極為重要。

式（11）和式（12）描述柵源電壓干擾的標準二階系統(tǒng)()的動態(tài)特性，且以標幺化形式表示。類似地，式（10）也可以進行標幺化處理得

對于不同的SiC MOSFET，根據(jù)數(shù)據(jù)手冊提供的暫態(tài)特性參數(shù)，可獲得柵源電壓干擾的標準二階系統(tǒng)()，其阻尼比和無阻尼自振頻率描述了干擾的動態(tài)特性。需要說明的是，不同的SiC MOSFET具有不同的基準值，然而基準值的改變不會影響柵源電壓干擾的傳導路徑。因此，標幺化的形式弱化了采用不同SiC MOSFET時，柵源電壓干擾在參數(shù)數(shù)值上的差別，便于直觀和迅速地判斷系統(tǒng)元件參數(shù)的合理性，并能簡化計算，為后續(xù)優(yōu)化設計提供理論依據(jù)。

3 SiC MOSFET驅(qū)動參數(shù)的設計原則

整理可得

式（15）是驅(qū)動回路雜散電感的設計參考，g為SiC MOSFET的柵極內(nèi)電阻。式（15）限定了驅(qū)動回路雜散電感的最大值，當驅(qū)動回路電感過大，超過該范圍時，設計人員需調(diào)整PCB布局，縮短驅(qū)動芯片與SiC MOSFET柵源極之間的回路引線長度，以降低驅(qū)動回路的雜散電感，避免引入過大干擾。需要注意的是，式（15）的要求較為嚴苛，是在驅(qū)動電阻為零的極端情況下，保守估計獲得的設計范圍。實際應用中，可以根據(jù)工程應用環(huán)境加以修正。然而，不論如何修正，新取得的參數(shù)范圍，應當與式（15）的推薦范圍具有相同的數(shù)量級。

可得阻尼比最小的時候，并聯(lián)輔助電容標幺值為

因此，在SiC MOSFET的驅(qū)動回路雜散電感滿足步驟（1）下，驅(qū)動回路標準二階系統(tǒng)()的阻尼比為

（3）設計驅(qū)動電阻標幺值*，均衡抑制柵源電壓的干擾尖峰和干擾振蕩，并防止因為驅(qū)動回路截止頻率過低導致柵源電壓變化過緩增大開關損耗。經(jīng)過步驟（1）和步驟（2）的設計，驅(qū)動回路將獲得平滑無振蕩且過渡時間適度的動態(tài)過程。以此為基礎，依據(jù)式（11）和式（12），進一步確定驅(qū)動電阻標幺值*的取值范圍，研究驅(qū)動電阻的設計方法。為保證足夠的諧振抑制比，并防止因為驅(qū)動回路截止頻率過低導致柵源電壓變化過緩，進而造成電壓變化率d/d、電流變化率d/d過小，增大開關損耗，設計時應保證n＜0.2ro[28]，ro為功率回路諧振角頻率，采用標幺化表示為

由式（13）可知，干擾尖峰值與驅(qū)動電阻標幺值*成正比。因此，較小的驅(qū)動電阻可以降低響應終值，一定程度上抑制干擾尖峰。為了不讓干擾電壓尖峰過大，響應的終值|(∞)|應當小于0.5(th-GS,min)，th為SiC MOSFET的導通閾值電壓，GS,min為柵極電壓的額定最小值。簡便起見，本文推薦響應的終值|(∞)|＜|EE|，EE為SiC MOSFET的關斷偏置電壓。由此可得驅(qū)動電阻標幺值*的取值上限，即

綜上，本文推薦驅(qū)動電阻*的設計取值范圍為

圖5 驅(qū)動參數(shù)標幺化設計流程

4 實驗驗證

為了進一步驗證采用解耦原理降低SiC MOSFET柵極干擾的可行性，按照圖1所示橋臂電路搭建雙脈沖實驗平臺，對SiC MOSFET柵源電壓進行測試，實驗平臺照片如圖6所示。

圖6 實驗平臺照片

在DC=800V的條件下，研究柵源電壓GS響應漏源電壓DS暫態(tài)過程波形。驅(qū)動電阻=2W、10W、15W時的實驗波形分別如圖7～圖9所示，圖中，DSH、dH分別為主動管QH的漏源電壓和漏極電流。雙脈沖電路的主動管QH導通持續(xù)時間為1ms，以折算到占空比為50%的周期方波為例，對應開關周期為2ms、開關頻率為500kHz。分別工作于驅(qū)動電阻=2W、10W、15W，相應的驅(qū)動電阻標幺值分別為R=0.351、1.754、2.632。由式（25）可得，驅(qū)動電

圖7 驅(qū)動電阻R=2W（R*=0.351）時的實驗波形

圖8 驅(qū)動電阻R=10W（R*=1.754）時的實驗波形

圖9 驅(qū)動電阻R=15W（R*=2.632）時的實驗波形

圖7主動管關斷過程中，被動管柵源電壓GS的負向干擾尖峰約5V；其后，柵源電壓GS干擾振蕩期間，有多個振蕩波峰，峰峰值達到12V；由于干擾振蕩顯著，干擾振蕩主導的第二尖峰大于DS斜坡下降主導的第一尖峰，干擾振蕩的影響大于干擾尖峰影響。圖7主動管導通過程中，干擾振蕩十分劇烈，貫穿了整改暫態(tài)過程，使得干擾尖峰和干擾振蕩時段混雜在一起，振蕩最高峰值與最低谷值之差高達16V。

圖8主動管關斷過程中，被動管柵源電壓GS的負向干擾尖峰達到6V；而柵源電壓GS干擾振蕩期間，振蕩峰峰值約8V，較圖7主動管關斷過程中的振蕩峰峰值降低30%。圖8主動管導通過程中，振蕩最高峰值與最低谷值之差約3.5V，較圖7主動管導通過程的振蕩有較大程度緩和。

圖9主動管關斷過程中，被動管柵源電壓GS的負向干擾尖峰達到7V，比圖8主動管關斷過程中的尖峰增大約16%；柵源電壓GS干擾振蕩期間，振蕩峰峰值進一步降低至約5.2V，較圖8主動管關斷過程的振蕩幅度降低35%。圖9主動管導通過程中，干擾振蕩最高峰值與最低谷值之差約3V，與圖8主動管導通過程的振蕩幅度基本持平，均較圖7主動管導通過程的振蕩有較大程度緩和。

圖10為針對圖7～圖9對應的不同驅(qū)動電阻，在圖1中DC=800V時，不同負載電流L下QH的開關損耗。隨著負載電流的增加，開關損耗也隨之增加。驅(qū)動電阻=2W（R=0.351）時，QH在不同負載電流L下均具有最低的開關損耗；=15W（R= 2.632）時，QH在不同負載電流L下均具有最高的開關損耗；而=10W（R=1.754）時，QH在不同負載電流L下均具有比=15W（R=2.632）時更低的開關損耗。

綜合分析圖7～圖10所示實測波形和數(shù)據(jù)可知，柵源電壓波形的變化特征符合理論計算的趨勢，采用本文所揭示的SiC MOSFET驅(qū)動參數(shù)設計方法，進行驅(qū)動參數(shù)設計，一定程度上避免了過大柵源電壓干擾的出現(xiàn)，且具有相對低的開關損耗，具有一定合理性。

圖10 不同驅(qū)動電阻（R）條件下的開關損耗（Esw）

5 結(jié)論

本文揭示了SiC MOSFET柵源電壓的干擾動態(tài)響應機理，進而引入標幺化的系統(tǒng)參數(shù)表達形式以標準量化驅(qū)動參數(shù)對于柵源電壓干擾傳導路徑的影響，提出基于干擾動態(tài)響應機理的SiC MOSFET驅(qū)動設計原則。

對于特定的SiC MOSFET，根據(jù)數(shù)據(jù)手冊提供的暫態(tài)特性參數(shù)，可獲得柵源電壓干擾的標準二階系統(tǒng)()，其阻尼比和無阻尼自振頻率描述了干擾的動態(tài)特性，便于直觀和迅速地判斷系統(tǒng)元件參數(shù)的合理性，并能大量簡化計算。

采用解析公式的標幺化參數(shù)設計方法，在實際應用中可以作為設計參考，避免了重復的建模工作和繁雜的計算過程。經(jīng)過理論分析和實驗驗證，提出了SiC MOSFET驅(qū)動參數(shù)解析優(yōu)化設計方法。通過實測波形分析可知，柵源電壓波形的變化特征符合理論分析的趨勢，采用本文所揭示的SiC MOSFET驅(qū)動參數(shù)設計方法，進行驅(qū)動參數(shù)設計，一定程度上避免了過大柵源電壓干擾的出現(xiàn)，具有一定合理性。

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SiC MOSFET Gate Driver Design Based on Interference Dynamic Response Mechanism

11211

（1. School of Electrical Engineering Beijing Jiaotong University Beijing 100044 China 2. Global Power Technology Co. Ltd Beijing 100192 China）

Currently, the gate driver design method of SiC MOSFET is mostly inherited from the Si MOSFET and IGBT. However, since SiC MOSFETs have higher switching speed than Si devices, it is also worth exploring the gate-source voltage interference caused by gate internal resistance, gate driver inductance and power circuit inductance. In this paper, the process of gate-source voltage interference is analyzed, and then the method of driver parameter per-united design based on interference dynamic response mechanism is summarized and extracted. This paper deduces the transfer functions of the power loop and the driver loop according to the equivalent circuit of the junction capacitance. Then, the interference dynamic response mechanism is revealed. Furthermore, a per-united parameter expression form is introduced to quantify the influence of gate driver parameters on the interference conduction path of gate-source voltage. The SiC MOSFET gate driver design principle is proposed based on the interference dynamic response mechanism. Finally, a double-pulse experimental platform was built to verify the rationality of the driver design principle.

SiC MOSFET, gate driver design, gate-source voltage interference, dynamic response

10.19595/j.cnki.1000-6753.tces.210260

TM402

邵天驄 男，1990年生，博士，講師，研究方向為寬禁帶半導體功率器件驅(qū)動與保護、新能源變流器運行控制。E-mail: tcshao@bjtu.edu.cn（通信作者）

鄭瓊林 男，1964年生，教授，博士生導師，研究方向為軌道交通牽引供電與交流傳動、高性能低損耗電力電子系統(tǒng)、光伏發(fā)電并網(wǎng)與控制、電力有源濾波與電能質(zhì)量。E-mail: tqzheng@bjtu.edu.cn

2021-03-01

2021-04-27

（編輯 陳 誠）