孫 磊，張松柏

(中國船舶重工集團公司第七二三研究所，江蘇 揚州 225101)

0 引 言

數(shù)據(jù)采樣系統(tǒng)被廣泛應用于雷達、聲納、射電天文和醫(yī)療成像等探測領域，為滿足這些領域對高精度探測的需求，通常通過擴展陣列孔徑(即增加數(shù)據(jù)通道)來提高分辨率。然而在實際工程應用中，由于制造工藝的偏差，2個以上數(shù)量的通道采樣序列通常會在時間上存在不同步現(xiàn)象，具體表現(xiàn)為具有不一致的時延。這種采樣不同步問題將導致后端信號的相參處理性能惡化甚至失效。

為解決2個以上數(shù)據(jù)通道的同步采樣問題，國內多家高校和科研院所，基于JESD204B同步傳輸協(xié)議，驗證了單板雙通道、4通道和8通道的同步采集性能[1-4]。隨著通道數(shù)的進一步增加，受限于印制板尺寸，所有的數(shù)據(jù)采樣通道將不可避免地被分布在多塊印制板卡上，相較于單板內的短距離數(shù)據(jù)傳輸，板卡間的數(shù)據(jù)傳輸距離更長，增加了多板卡上模數(shù)轉換器(ADC)同步采樣的難度。

為解決多板卡帶來的采樣不同步的難題，文獻[5]給出一種主從板卡的設計架構，由主板卡提供相參時鐘給從板卡，從而保證2塊板卡的采樣具有相參性。然而，這種主從板卡的架構設計，只適用于采樣通道較少的應用領域，不具備擴展性。為擴展更多的板卡參與同步采樣，文獻[6]通過引入時鐘扇出電路來滿足更多數(shù)量板卡的時鐘需求。但大量的板間時鐘電纜增加了硬件設計系統(tǒng)的復雜程度。

本文針對現(xiàn)有設計的不足，根據(jù)實際項目需求，提出了一種基于JESD204B協(xié)議的多板卡同步采樣設計?；贘ESD204B協(xié)議的子類1模式，實現(xiàn)單印制板內的多通道同步采樣。通過外部等長輸入的同步脈沖確定所有采樣板的起始采樣點。采樣點內的相位偏差則通過調整輸入相參時鐘的延遲參數(shù)來進一步減少。通過對實際硬件采樣的數(shù)據(jù)進行分析，驗證了本設計的可行性和有效性。

1 設計實現(xiàn)

設計采用了8塊ADC采樣板+1塊數(shù)據(jù)接收板的架構設計，該架構可通過增加采樣板卡數(shù)量來擴展采樣通道，且各ADC采樣板卡能夠互換，便于驗證可擴展性測試。為實現(xiàn)多板卡的同步采樣，本設計通過2個步驟來建立全部通道的同步。第1步是基于JESD204B協(xié)議，實現(xiàn)各個印制板板內8個通道的同步采樣；第2步通過數(shù)據(jù)接收板扇出到8塊采樣板的相參時鐘和同步脈沖，實現(xiàn)所有64個通道的同步采樣。

1.1 JESD204B協(xié)議

JESD204B協(xié)議是用于連接模數(shù)/數(shù)模轉換器(ADC/DAC)和邏輯器件之間、邏輯器件和邏輯器件之間[7]的一種串行接口協(xié)議。相較于傳統(tǒng)的低壓差分信號(LVDS)并行接口協(xié)議，JESD204B協(xié)議的速率帶寬高達12.5 Gb/s，且數(shù)據(jù)管腳更少，是新型高速ADC/DAC的首選傳輸協(xié)議。從研發(fā)的角度出發(fā)，JESD204B協(xié)議規(guī)定在數(shù)據(jù)流中插入特定的加擾和界定字符，增強了數(shù)據(jù)傳輸過程中的魯棒性，同時簡化了接收端的串并轉換邏輯設計。此外，現(xiàn)有Xilinx 公司的JESD204B IP核可通過AXI4-Lite接口對JESD204B協(xié)議進行動態(tài)的讀寫配置，便于對整個傳輸鏈路的狀態(tài)監(jiān)測。

1.2 板內同步設計

板內多通道ADC的同步設計，是基于JESD204B協(xié)議的子類1模式進行的設計，其設計框圖如圖1所示。JESD204B協(xié)議的子類1模式需要2類時鐘：器件時鐘(Device CLK)和系統(tǒng)參考時鐘(SYSREF CLK)。其中器件時鐘是ADC和現(xiàn)場可編程門陣列(FPGA)的工作時鐘，彼此獨立，可以工作在不同的頻率。系統(tǒng)參考時鐘是ADC和FPGA間JESD204B協(xié)議的同步基準，保證傳輸鏈路收發(fā)兩端的同步工作，是板內多通道ADC的同步設計的關鍵部分。后面為描述方便，將器件時鐘和系統(tǒng)參考時鐘一起稱作JESD204B時鐘對。

圖1 AD采樣板板內同步采樣設計框圖

為實現(xiàn)板內基于JESD204B協(xié)議的同步傳輸，外部相參時鐘經時鐘管理電路，分別往ADC和FPGA扇出JESD204B時鐘對。印制板設計中，所有的JESD204B時鐘對都要求等長設計，從而保證所有的ADC通道到FPGA的同步傳輸。為滿足系統(tǒng)參考時鐘對器件時鐘的建立和保持時間要求，設計中通過降低系統(tǒng)參考時鐘的頻率，增加高電平的持續(xù)時間，從而便于器件時鐘捕獲系統(tǒng)參考時鐘[8]。

1.3 板間同步設計

在實現(xiàn)板內ADC同步采樣后，這里提出一種基于同步脈沖的多板卡同步設計，原理框圖如圖2所示。圖中，所有采樣板的同步采樣設計，由數(shù)據(jù)接收板扇出至各采樣板的同步脈沖和相參時鐘實現(xiàn)。同步脈沖的等長設計，保證板間的采樣誤差在一個采樣周期內。而采樣周期內的誤差，則通過計算各通道相對于參考通道的時延誤差，再調整對應相參時鐘的延遲，來進一步提高對應通道的同步性能。

圖2 板間同步設計框圖

其中，時延誤差的測量，可通過采樣單頻點信號，并計算采樣數(shù)據(jù)的自相關和互相關來實現(xiàn)[1，9]。

設給定單頻點信號s(t)=Asin(2πft+φ)，其中A為信號振幅，f為信號頻率，φ為初始相位。對應通道k的采樣數(shù)據(jù)sk(n)為：

sk(n)=gkAsin(2πf(nTs+Δtk)+φ)+οk

(1)

式中：n為采樣點數(shù)，n=1,2,…,N；k=1,2,…,64；gk為通道k上的傳輸增益；Δtk為采樣信號傳輸延遲，不失一般性，這里將通道1設為參考通道，即Δt1=0；οk表示采樣通道k的偏置誤差。

根據(jù)采樣數(shù)據(jù)計算各通道k的偏置誤差：

(2)

(3)

得到通道k的時延誤差：

(4)

根據(jù)計算出的時延誤差，通過調整數(shù)據(jù)接收板上相參時鐘扇出電路對應時鐘的延遲參數(shù)，即可實現(xiàn)通道k和通道1的同步，最終實現(xiàn)所有通道的同步采樣。當然，這里的同步存在一定數(shù)值范圍內的時延誤差，其誤差精度取決于時鐘扇出電路上固定的模擬延遲步長，以及可調的數(shù)字延遲步長設計。

相較于現(xiàn)有文獻給出的JESD204B時鐘對扇出設計，本文用同步脈沖信號來替換系統(tǒng)參考時鐘，避免了將JESD204B時鐘對扇出到各個板卡的硬件設計需求，同時減少了一半的時鐘數(shù)量需求，工程上簡化了電纜的傳輸空間。

2 性能驗證

性能測試包含兩部分：AD采樣性能和多板卡的同步性能。為簡化分析，實驗選取了采樣板1上通道1(k=1)和采樣板2上第2個通道(k=10)的采樣數(shù)據(jù)，用于計算通道1的ADC的信噪比(SNR)指標，以及2個通道的板間時延誤差。兩部分實驗的采樣頻率fs都為300 MHz，采樣點數(shù)N=16 384。

2.1 ADC性能

實驗中通過對通道1上ADC采樣通道的數(shù)據(jù)進行信噪比計算，驗證AD電路的采樣性能。分別給定f=10.3 MHz和f=305 MHz的正弦信號，并確保信號滿量程輸入。將2次采樣數(shù)據(jù)分別導出，用Matlab工具進行分析，其結果如圖3和圖4所示。

圖3 10.3 MHz信號的采樣數(shù)據(jù)頻譜

圖4 305 MHz信號的采樣數(shù)據(jù)頻譜

圖3和圖4中，在剔除直流和各次諧波成分后，計算出信噪比分別為63.34 dB和61.71 dB，設計指標滿足實際要求。

2.2 同步性能

通道間的采樣同步性能，在時域上表現(xiàn)為采樣數(shù)據(jù)在一個采樣點內的相位偏差，甚至是相差1個或多個采樣點?；诒疚牡募軜嬙O計，所有采樣板將板內通道的采樣數(shù)據(jù)通過光纖鏈路送至數(shù)據(jù)接收板。為驗證多板間的同步性能，將信號源輸出頻率f=10 MHz的點正弦信號通過功分器扇出同軸電纜，連接至采樣板1的第1個采樣通道和采樣板2的第2個采樣通道。

將2個通道的采樣數(shù)據(jù)導出，根據(jù)式(4)，計算出Δt10=1.73 ns。為直觀顯示，圖5給出了2個通道同時刻的60個采樣數(shù)據(jù)。從圖中可以看出，此時通道10與參考通道(通道1)在時域上存在不同步現(xiàn)象，有個時延誤差。

圖5 相參時鐘2調整前的采樣數(shù)據(jù)波形

接著，根據(jù)計算出的時延誤差值，通過調整數(shù)據(jù)接收板上相參時鐘2的模擬和數(shù)字延遲，再次觸發(fā)采樣，得到如圖6所示2個通道同時刻的60個采樣數(shù)據(jù)波形，經計算得到時延誤差Δt10=17.2 ps。

圖6 相參時鐘2調整后的采樣數(shù)據(jù)波形

從圖6可以看到，通過調整相參時鐘2的延遲參數(shù)，兩通道的采樣數(shù)據(jù)實現(xiàn)了重疊，實現(xiàn)了同步采樣。不失一般性，這種同步方法可擴展到其他采樣板上的采樣通道上，從而實現(xiàn)所有通道的采樣同步。

3 結束語

本文通過分析現(xiàn)有多通道同步設計方案的不同，基于實際工程需求，提出了一種板內基于JESD204B協(xié)議，板間基于同步脈沖和相參時鐘的多板卡同步采樣設計。相較于現(xiàn)有方案，所提設計具有很好的通道擴展性，減少了一半數(shù)量的時鐘電纜連接。通過對實際采樣數(shù)據(jù)的分析和計算，驗證了所提設計的可行性和有效性。