雷 雯，栗敬雨

(1.海軍駐湘潭地區(qū)軍事代表室,湖南 湘潭 411100;2.國防科技大學(xué) 前沿交叉學(xué)科學(xué)院,湖南 長沙 410073)

逆合成孔徑雷達(Inverse Synthetic Aperture Radar，ISAR)能夠獲取空間目標(biāo)的高分辨圖像，是近地空間探測領(lǐng)域中獲得目標(biāo)具體信息的有效途徑之一[1-2]。增大逆合成孔徑雷達的信號帶寬是提升ISAR圖像分辨率的發(fā)展方向[3]。目前國際上先進的逆合成孔徑雷達的信號帶寬已經(jīng)達到數(shù)個吉赫茲[4-6]。根據(jù)采樣定理，系統(tǒng)采樣頻率應(yīng)至少大于模擬信號帶寬的兩倍，這就要求ISAR的采集系統(tǒng)具有極高的模數(shù)轉(zhuǎn)換速率。在一些特殊應(yīng)用場景中，單片模數(shù)轉(zhuǎn)換器(Analog to Digital Converter，ADC)無法滿足系統(tǒng)對采樣率的要求。并行交替采樣(Time-Interleaved Analog-to-Digital Converter，TIADC)技術(shù)是提升系統(tǒng)采樣率的有效方法。該方法將采樣率較低的若干個ADC在相同的時鐘頻率、不同的時鐘相位下交替采集信號，然后將這些ADC的采樣數(shù)據(jù)按照順序組合輸出，即可提升系統(tǒng)的采樣率[7-18]。

本文針對單片高精度ADC的采樣率無法滿足大帶寬雷達系統(tǒng)中頻直接采樣的問題，設(shè)計了一種基于四路ADC芯片交替采樣的寬帶信號采集系統(tǒng)。該系統(tǒng)具備對5 GHz帶寬的雷達信號進行高精度直接采集的能力，為基于多路ADC芯片交替采樣的信號采集系統(tǒng)提供了技術(shù)基礎(chǔ)和設(shè)計參考。

1 多路ADC芯片交替采樣模型

采樣率較低的M個ADC在相同的采樣時鐘頻率、不同的采樣時鐘相位下并行采集信號，然后組合這M個ADC的采樣序列作為系統(tǒng)輸出以增加采樣率。多路ADC芯片交替采樣系統(tǒng)的模型如圖1所示：采樣時鐘經(jīng)過多個固定的延時器后得到系統(tǒng)所需的多個相位的采樣時鐘；模擬信號經(jīng)等功率分配后分別送入各個ADC進行采樣；各路采集的數(shù)據(jù)在多路合成器中合并輸出數(shù)字信號。

圖1 M通道交替采樣系統(tǒng)模型Figure 1. The model of M-channels TIADC system

設(shè)通道數(shù)M=4，交替采樣系統(tǒng)各通道采樣時序如圖2所示。模擬信號在每個相位的時鐘的上升沿被ADC采集，采集輸出數(shù)字信號的采樣率是單個ADC采樣率的4倍，即系統(tǒng)的采樣率得到成倍提升。

圖2 四通道交替采樣系統(tǒng)時序圖Figure 2. The sequence diagram of four-channels TIADC system

2 系統(tǒng)總體設(shè)計

Open VPX平臺在電路模塊化、數(shù)據(jù)傳輸帶寬、可擴展性以及可靠性等多方面有著突出優(yōu)勢，是數(shù)字化雷達接收機和信號處理平臺的重要發(fā)展方向。本文設(shè)計的TIADC系統(tǒng)基于Open VPX平臺，如圖3所示。該系統(tǒng)采用4片采樣率為3.4 GS·s-1的ADC芯片進行交替采樣，其總采樣率為13.6 GS·s-1。系統(tǒng)硬件主要包括：4塊采集卡、兩塊FPGA(Field Programmable Gate Array)處理板、兩塊后光纖板、1塊時鐘板、兩個功率分配器和1塊機箱背板。采集卡的設(shè)計采用FPGA夾層卡(FPGA Mezzanine Card，F(xiàn)MC)的形式。模擬信號與功率分配器相連，通過功率分配器將信號分為4路，這4路信號分別送到4塊采集卡中?；鶞?zhǔn)時鐘與時鐘板相連，產(chǎn)生FMC采集卡所需的采樣時鐘和SYSREF時鐘。背板起到電路板互連和供電的作用。ADC采集的數(shù)據(jù)首先在FPGA中進行預(yù)處理，然后送至DDR3進行數(shù)據(jù)緩存，緩存后的數(shù)據(jù)通過MGT(Multi-Gigabit Transceiver)進行傳輸。后光纖板中的光收發(fā)器將采集到的數(shù)據(jù)從電信號轉(zhuǎn)換成光信號，通過光纖向后端儲存設(shè)備進行傳輸。

圖3 系統(tǒng)總體設(shè)計框圖Figure 3. System overall design diagram

3 功能板卡設(shè)計

3.1 FMC采集卡設(shè)計

本文采用TI公司的商用ADC(ADC12DJ3200)實現(xiàn)單板3.4 GS·s-1采樣率的FMC采集卡。ADC芯片的量化位數(shù)為12位，帶寬為8 GHz。ADC芯片的采樣時鐘路徑中有一條可變延遲線，可用于調(diào)整多路ADC芯片TIADC系統(tǒng)各采集通道的相位。ADC12DJ3200工作在JESD204B子類1的模式下，采用SYSREF時鐘進行各通道的數(shù)據(jù)同步。LMK04828是TI公司針對JESD204B器件設(shè)計的一種時鐘芯片。該芯片工作在零延遲模式，鎖定輸入?yún)⒖紩r鐘與輸出各路時鐘的相位關(guān)系，為ADC提供SYSREF時鐘，為FPGA提供SYSREF時鐘、JSED204B IP核時鐘和器件參考時鐘。前端匹配電路實現(xiàn)了單端信號轉(zhuǎn)換差分信號和信號路徑的阻抗匹配。FMC采集卡的結(jié)構(gòu)設(shè)計如圖4所示。

圖4 FMC采集卡結(jié)構(gòu)圖Figure 4. The framework of FMC

3.2 FPGA處理板設(shè)計

FPGA處理板的結(jié)構(gòu)設(shè)計如圖5所示。FPGA處理板集成了兩個FMC接口，實現(xiàn)與FMC采集卡的多通道高速串行通信，接收來自FMC采集卡的數(shù)據(jù)，并在FPGA中進行JESD204B幀對齊、位寬轉(zhuǎn)換、數(shù)據(jù)打包等預(yù)處理，然后通過P3和P4接口將數(shù)據(jù)傳送到后光纖板。雷達信號中頻直接采集數(shù)據(jù)的峰值速率非常高，需要通過高速緩存減小數(shù)據(jù)傳輸?shù)膲毫?。每塊處理板上集成2片Xilinx公司的高性能FPGA(XC7VX690T)，每片F(xiàn)PGA外接2組2 GB容量的DDR3緩存。

圖5 FPGA處理板結(jié)構(gòu)圖Figure 5. The framework of FPGA board

3.3 時鐘板設(shè)計

對于TIADC系統(tǒng)而言，時鐘的設(shè)計非常關(guān)鍵，要從端口數(shù)量、時鐘頻率、時鐘幅度、時鐘同步、輸出相位噪聲等多方面進行考慮。為產(chǎn)生4片ADC12DJ3200需要的1.7 GHz采樣時鐘和5 MHz的SYSREF時鐘，本文設(shè)計了如圖6所示的時鐘板。TI公司的時鐘芯片LMX2582具有兩路同步時鐘輸出，一路用于產(chǎn)生1.7 GHz采樣時鐘，另一路用于時鐘芯片HMC7044的外部VCO(Voltage Controlled Oscillator)。本文設(shè)計的TIADC系統(tǒng)需要4路采樣時鐘。LMX2582輸出的1.7 GHz采樣時鐘經(jīng)過低噪放(Low Noise Amplifier, LNA)放大后，再通過功率分配器分為4路，分別送至4個FMC采集卡。ADI公司的時鐘芯片HMC7044用于產(chǎn)生FMC采集卡所需的相參SYSREF時鐘。HMC7044將LMX2582輸出的一路1.7 GHz采樣時鐘分頻得到5路5 MHz的SYSREF時鐘，其中4路分別送至4個FMC采集卡。

圖6 時鐘板結(jié)構(gòu)圖Figure 6. The framework of clock board

3.4 后光纖板設(shè)計

后光纖板與FPGA處理板通過背板互連，等同于對FPGA處理板擴展了光收發(fā)器和J30J接口，將采集的數(shù)據(jù)通過光纖向后端儲存設(shè)備進行傳輸。后光纖板的接口主要包括兩個四通道光收發(fā)器、4個單通道光收發(fā)器和1個J30J接口。每個4×光收發(fā)器由4個光纖通道組成，單個光纖通道支持10 Gbit·s-1的最大傳輸速率，用于傳輸采集數(shù)據(jù)。單通道光收發(fā)器可用于接收采集控制信息，并通過P3傳遞到FPGA處理板。J30J接口用于接收RS-422信號，該信號通過P4傳輸?shù)紽PGA處理板。后光纖板的結(jié)構(gòu)設(shè)計如圖7所示。

圖7 后光纖板結(jié)構(gòu)圖Figure 7. The framework of backend fiber optic board

4 測試與分析

對設(shè)計的基于四路ADC芯片交替采樣的寬帶信號采集系統(tǒng)進行測試，測試環(huán)境如圖8所示。系統(tǒng)采用4個3.4 GS·s-1的FMC采集卡交替采樣，實現(xiàn)了一個采樣率為13.6 GS·s-1的四通道TIADC系統(tǒng)。時鐘板所需的10 MHz參考時鐘由信號發(fā)生器的后面板輸出端口產(chǎn)生，用于測試系統(tǒng)采樣性能的正弦信號由信號發(fā)生器的前面板輸出端口產(chǎn)生。測試信號通過功率分配器后分別傳輸?shù)?個FMC采集卡。時鐘板產(chǎn)生的1.7 GHz采樣時鐘通過另一個功率分配器后，傳遞到這4個FMC采集卡。通過FPGA處理板上的JTAG(Joint Test Action Group)接口獲取采集數(shù)據(jù)，在計算機中利用MATLAB軟件進行采樣性能計算。

圖8 TIADC系統(tǒng)實驗測試環(huán)境Figure 8. Experimental setup for the TIADC system

向系統(tǒng)分別輸入440 MHz、2 440 MHz、6 040 MHz的正弦波信號，采集后的頻譜如圖9～圖11所示。

圖9 系統(tǒng)采集440 MHz正弦信號的頻譜Figure 9. The spectrum of 440 MHz sine signal sampled by the proposed system

圖10 系統(tǒng)采集2 440 MHz正弦信號的頻譜Figure 10. The spectrum of 2 440 MHz sine signal sampled by the proposed system

圖11 系統(tǒng)采集6 040 MHz正弦信號的頻譜Figure 11. The spectrum of 6 040 MHz sine signal sampled by the proposed system

輸入信號頻率為440 MHz時，TIADC系統(tǒng)的有效位(Effective Number of Bits, ENOB)是8.67 bit，無雜散動態(tài)范圍(Spurious Free Dynamic Range，SFDR)是71.6 dB。輸入信號頻率為2 440 MHz時，TIADC系統(tǒng)的ENOB是7.93 bit，SFDR為60.2 dB；輸入信號頻率為6 040 MHz時，TIADC系統(tǒng)的ENOB是7.00 bit，SFDR為53.6 dB。該系統(tǒng)對低、中、高頻正弦信號采樣均能夠獲得良好的采樣性能。

在該系統(tǒng)上進行多音功率比(Multi-Tone Power Ratio，MTPR)測試。多音正弦信號頻率從440 MHz到6 140 MHz，頻率間隔300 MHz。TIADC系統(tǒng)采集該多音正弦信號的頻譜如圖12所示。從該圖可以看出，系統(tǒng)對寬帶信號采樣，能夠有效地抑制雜散信號。

圖12 系統(tǒng)采集多音正弦信號的頻譜Figure 12. The spectrum of multi-tone sine signal sampled by the proposed system

該系統(tǒng)的采樣性能與ADC芯片手冊中測試性能的對比如圖13和圖14所示。從測試結(jié)果可以看出，在440～6 140 MHz頻率范圍內(nèi)，本文設(shè)計的基于4路ADC芯片交替采樣的寬帶信號采集系統(tǒng)的ENOB>7.2 bit，SFDR>51 dB。在采樣率成倍提升的條件下，本文設(shè)計的TIADC系統(tǒng)的ENOB和SFDR接近ADC芯片手冊中的測試值，具有良好的采樣性能。

圖13 系統(tǒng)的ENOB測試結(jié)果Figure 13. The test results of ENOB

圖14系統(tǒng)的SFDR測試結(jié)果Figure 14. The test results of SFDR

5 結(jié)束語

本文設(shè)計并實現(xiàn)了一種基于四路ADC芯片交替采樣的寬帶信號采集系統(tǒng)，單片ADC采樣率為3.4 GS·s-1，系統(tǒng)總采樣率為13.6 GS·s-1，量化位數(shù)為12 bit。該系統(tǒng)在440～6 140 MHz頻率范圍內(nèi)時，對ENOB>7.2 bit，SFDR>51 dB，均接近ADC芯片手冊中的測試值，在保持ADC采樣精度不變的條件下成倍提升了系統(tǒng)采樣率。系統(tǒng)具備對5 GHz帶寬的信號進行高精度直接采集的能力，解決了單片高精度ADC的采樣率無法滿足大帶寬成像雷達中頻直接采樣的問題，為基于多路ADC芯片的TIADC系統(tǒng)提供了技術(shù)基礎(chǔ)和設(shè)計參考。