吳立豐，靳英策，鄭宏斌

（中國(guó)電子科技集團(tuán)公司第十三研究所，河北石家莊 050051）

可見光通信（VLC）技術(shù)使用可見光作為載體來實(shí)現(xiàn)數(shù)據(jù)傳輸。與傳統(tǒng)無線相比，在通信方面，VLC具有更寬的頻譜，能夠提供更高的傳輸速率，具有更小的錯(cuò)誤率以及更低的系統(tǒng)功耗。目前，存在多種方法來實(shí)現(xiàn)可見光通信系統(tǒng)。然而，當(dāng)前和現(xiàn)有的研究適合于傳統(tǒng)的無線通信網(wǎng)絡(luò)，無法提高系統(tǒng)硬件MAC 的利用效率，因此無法滿足可見光通信網(wǎng)絡(luò)的要求。

文中研究了使用FPGA[1]技術(shù)實(shí)現(xiàn)的VLC，尤其是MAC 與PHY 層之間的通信，并介紹了MAC 層的有限狀態(tài)機(jī)（FSM）[2]和其他基于FPGA 的硬件設(shè)計(jì)[3]，以及在嵌入式開發(fā)板上的系統(tǒng)實(shí)現(xiàn)方法。

1 光通信控制系統(tǒng)設(shè)計(jì)

下面詳細(xì)討論光通信控制系統(tǒng)的MAC 控制器的設(shè)計(jì)，該系統(tǒng)包含多個(gè)集成組件，以實(shí)現(xiàn)MAC 控制器的功能。圖1 為基于FPGA 芯片的光通信控制系統(tǒng)架構(gòu)。

圖1 光通信控制系統(tǒng)架構(gòu)

文中的研究工作主要集中在FPGA 控制器的設(shè)計(jì)上，圖2 為MAC 控制器的框架。

圖2 FPGA MAC控制器

在圖2 的框架中，傳輸數(shù)據(jù)指令由PC 發(fā)出，將數(shù)據(jù)包從RS-232 發(fā)送器[4]發(fā)送到MAC 控制器，然后通過特定的MAC-PHY 接口[5]將數(shù)據(jù)進(jìn)一步傳遞到PHY 層。為了簡(jiǎn)化系統(tǒng)設(shè)計(jì)的驗(yàn)證，分別為發(fā)送器和接收器實(shí)現(xiàn)了兩個(gè)MAC 控制器[6]。這些控制器比較容易在FPGA 板上實(shí)現(xiàn)，以下是每個(gè)接口的設(shè)計(jì)細(xì)節(jié)。

1.1 RS-232接口

RS-232 是串行數(shù)據(jù)傳輸標(biāo)準(zhǔn)[7]，其正式定義了數(shù)據(jù)終端設(shè)備（例如計(jì)算機(jī)終端）和數(shù)據(jù)電路終端設(shè)備（例如調(diào)制解調(diào)器）之間的信號(hào)連接[8]。在該系統(tǒng)中，RS-232 用于MAC 控制器的計(jì)算機(jī)串行功能，以實(shí)現(xiàn)PC 與下位機(jī)板之間的通信[9]。RS-232 接口如圖3 所示。

圖3 RS-232接口

基于RS-232 接口，該系統(tǒng)建立了通用異步收發(fā)器（UART）機(jī)制作為數(shù)據(jù)傳輸協(xié)議，該協(xié)議遵循表1給出的幀格式[10]。

表1 UART幀格式

由于未采用UART 的同步時(shí)鐘來確保正確的數(shù)據(jù)傳輸，因此有必要為發(fā)送器與接收器的兩側(cè)定義一個(gè)一致的時(shí)鐘，即波特率[11]。波特率是根據(jù)以下考慮因素來定義的：電纜長(zhǎng)度與特性、系統(tǒng)環(huán)境等因素。該系統(tǒng)采用的數(shù)據(jù)包結(jié)構(gòu)如圖4 所示[12]。

圖4 數(shù)據(jù)包結(jié)構(gòu)

RS-232 發(fā)送器接收PC 串行端口數(shù)據(jù)包，并完成從串行到并行的轉(zhuǎn)換。若該指令被解碼為數(shù)據(jù)傳輸指令，則數(shù)據(jù)將通過CPU 接口輸入MAC 控制器。

1.2 CPU接口

如圖5 所示，CPU 接口是異步的，通過8 條地址線、16 條數(shù)據(jù)和芯片選擇線以及讀寫控制線在FPGA 和RS-232 之間實(shí)現(xiàn)串行信號(hào)與并行信號(hào)的轉(zhuǎn)換。CPU 接口的參數(shù)如表2 所示。

表2 CPU接口參數(shù)

圖5 CPU接口

1.3 MAC控制器

在系統(tǒng)數(shù)據(jù)工作流程中，MAC 控制器從CPU 接收數(shù)據(jù)，并在發(fā)送數(shù)據(jù)時(shí)將其打包為通過PHY 接口以指定的幀格式發(fā)送[13]。此外，MAC 控制器對(duì)來自PHY 接口的數(shù)據(jù)包進(jìn)行解碼，并將有效數(shù)據(jù)存儲(chǔ)到指定的緩沖區(qū)中，以便主機(jī)在接收外部數(shù)據(jù)時(shí)讀取。

1.4 MAC-PHY接口

該系統(tǒng)使用通用的PHY 接口，MAC-PHY 接口中模擬了PHY 接口的功能[14]。文中引入FIFO（先進(jìn)先出）控制模塊來處理MAC 與PHY 層之間的數(shù)據(jù)緩存。FIFO 通過控制器進(jìn)行操作，以保持內(nèi)部讀取和寫入操作。系統(tǒng)FIFO 模塊如圖6 所示。表3 顯示了FIFO 模塊的引腳參數(shù)。

圖6 FIFO模塊

表3 FIFO引腳參數(shù)

2 收發(fā)器濾波器設(shè)計(jì)

RS-232 收發(fā)器是高速光通信測(cè)試系統(tǒng)穩(wěn)定工作的保證，因此設(shè)計(jì)了收發(fā)器相應(yīng)的濾波器。

2.1 接收器低通濾波器設(shè)計(jì)

低通濾波器[15]的通帶應(yīng)為基帶信號(hào)的帶寬。低通濾波器設(shè)計(jì)原理如下：首先濾除相鄰的A/D 圖像頻率分量，其次濾除數(shù)字下變頻引入的倍頻成分。其中，相鄰AD鏡像頻率之間的最小間隔如式（1）所示。

其中，fl是為中頻信號(hào)的下邊緣頻率，fH為中頻信號(hào)的上邊緣頻率，fs為采樣頻率，k為整數(shù)。數(shù)字下變頻引入的倍頻組件的最低頻率如式（2）所示。

f0為中頻采樣后的載波頻率，Bf為中頻信號(hào)處理帶寬，fs為采樣頻率，m為整數(shù)。

根據(jù)過渡帶的選擇原理，可以得出低通濾波器的截止頻率，如式（3）所示。

通過該公式獲得的頻率是低通濾波器的最高截止頻率。

2.2 環(huán)形濾波器設(shè)計(jì)

解調(diào)器中接收器回路的環(huán)路濾波器直接決定回路的收斂速率，并進(jìn)一步影響解調(diào)性能[16]。環(huán)路濾波器原理如圖7 所示。文中使用一種簡(jiǎn)單有效的參數(shù)設(shè)計(jì)方法，即首先確定環(huán)路噪聲帶寬Bl，然后依次設(shè)計(jì)其他參數(shù)。根據(jù)鎖相環(huán)理論，正常的環(huán)鎖要求Bl<0.1Rb。Rb是調(diào)制數(shù)據(jù)的符號(hào)率，取Bl=0.005Rb。Bl的計(jì)算公式如式（4）所示。

圖7 環(huán)路濾波器原理

其中，ξ=0.707，由此可以計(jì)算出ωl。

其次，計(jì)算出環(huán)路濾波器輸出的有效位寬和環(huán)路濾波器系數(shù)。根據(jù)數(shù)字鎖相環(huán)的增益公式可以計(jì)算出環(huán)路增益，如式（5）所示。

其中，K表示總環(huán)路增益，C1和C2分別是環(huán)路濾波器的系數(shù)。Bloop是環(huán)路濾波器的輸入數(shù)據(jù)位寬，Tdds是頻率字更新周期，N是頻率字位寬度，fs是采樣頻率，阻尼系數(shù)ξ為0.707。

3 實(shí)驗(yàn)驗(yàn)證

根據(jù)光通信測(cè)試系統(tǒng)構(gòu)建的實(shí)驗(yàn)平臺(tái)包括發(fā)送器與接收器兩部分。實(shí)驗(yàn)場(chǎng)景是充滿背景光噪聲的走廊通信場(chǎng)景，通信距離為66 m。發(fā)射源使用光功率為0.5 W 的紅色LED，并在LED 后面添加一個(gè)光學(xué)透鏡以收集光束。通信測(cè)試系統(tǒng)的接收端使用透鏡和接收放大器來增加傳輸距離，并使用APD 將光信號(hào)轉(zhuǎn)換為電信號(hào)。實(shí)驗(yàn)所用的FPGA 板是XILINX ML605 開發(fā)板，ADC 是ABACO 的FMC126子卡[17-18]。

設(shè)計(jì)的實(shí)驗(yàn)傳輸了130 000 組PRBS23 數(shù)據(jù)。為了測(cè)試實(shí)時(shí)光通信測(cè)試系統(tǒng)的性能，對(duì)系統(tǒng)的BER指數(shù)進(jìn)行評(píng)估。

接收器所接收到的信號(hào)強(qiáng)度隨傳輸距離的變化規(guī)律如圖8 所示?？梢园l(fā)現(xiàn)，接收電壓的幅度隨著距離的增加而減小。

圖8 不同距離的接收信號(hào)強(qiáng)度

圖9 表示系統(tǒng)的BER 性能與傳輸距離之間的關(guān)系。實(shí)驗(yàn)數(shù)據(jù)表明，當(dāng)距離小于54 m 時(shí)，可以實(shí)現(xiàn)BER 的有效傳輸。但當(dāng)距離達(dá)到66 m 時(shí)，BER 開始增加，這表明系統(tǒng)可以在66 m 的距離上實(shí)現(xiàn)有效傳輸。

圖9 系統(tǒng)的BER性能與傳輸距離的關(guān)系

光通信系統(tǒng)的功耗來自可見光前端以及發(fā)送器與接收器的驅(qū)動(dòng)電路。為了評(píng)價(jià)系統(tǒng)的功耗情況，測(cè)量了驅(qū)動(dòng)電路的功耗，對(duì)于FPGA，使用Xilinx Vivado 中提供的功耗分析工具估算其路由的功耗。對(duì)每個(gè)電路組件，使用公式P=VI來測(cè)量其功率。將一個(gè)精確的1 Ω 電阻串聯(lián)到每個(gè)正電源軌（例如Vdd），并使用數(shù)字萬用表測(cè)量電阻兩端的壓降。

對(duì)于MOSFET 柵極驅(qū)動(dòng)器，使用P=CloadV2ccf計(jì)算其功耗，其中，Cload包括負(fù)載電容（即MOSFET 的輸入電容529 pF）以及從柵極驅(qū)動(dòng)器到驅(qū)動(dòng)器布線的寄生電容。由于無法測(cè)量布線的寄生電容，因此使用公式P=VI估算。為此測(cè)量了0.006 4%～0.014%范圍內(nèi)的5 個(gè)占空比和3 個(gè)脈沖寬度（500 ns，600 ns，800 ns）內(nèi)的功耗變化情況。根據(jù)測(cè)量，接收器的功耗不會(huì)隨LED 占空比的變化而變化。表4 總結(jié)了不同電路組件的功耗?？傮w而言，驅(qū)動(dòng)電路較為節(jié)能，發(fā)射器的功耗低于78 mW，接收器的功耗低于50 mW。其中，F(xiàn)PGA 與跨阻放大器占主要功耗，可以通過用ASIC 代替FPGA 來進(jìn)一步降低功耗。

表4 電路組件功耗表

表5 總結(jié)了設(shè)計(jì)的VLC 系統(tǒng)與OOK 光通信測(cè)試系統(tǒng)的功耗對(duì)比?？梢钥闯?，由于所設(shè)計(jì)系統(tǒng)的編碼效率較高（每個(gè)光脈沖的編碼量比OOK 多10 倍），且傳輸功率較低，因此僅消耗OOK 光通信系統(tǒng)能量的13.6%。雖然正常的VLC 可以使用諸如OFDM 之類的高級(jí)調(diào)制方案來提高數(shù)據(jù)速率，但這些調(diào)制方案需要具有更高能耗的高端驅(qū)動(dòng)電路，故降低了系統(tǒng)的總功耗。綜合表5 可知，所設(shè)計(jì)的VLC 系統(tǒng)較常用的OOK 光電通訊測(cè)試系統(tǒng)節(jié)約能耗約87.9%。

表5 功耗對(duì)比實(shí)驗(yàn)

4 結(jié)束語

文中提出了一種基于FPGA 的可見光通信技術(shù)的實(shí)現(xiàn)方案。有限狀態(tài)機(jī)建模技術(shù)已被證明適合描述通信硬件MAC 層系統(tǒng)級(jí)別的管控。同時(shí)，基于可編程邏輯設(shè)計(jì)工具的仿真，可以預(yù)先驗(yàn)證每個(gè)模塊的信號(hào)時(shí)序。該系統(tǒng)使用PC 與嵌入式平臺(tái)之間的異步串行端口，實(shí)現(xiàn)了核心MAC 控制器模塊。該模塊在CPU 和PHY 層之間進(jìn)行互通，以便用戶可以在PC 與嵌入式平臺(tái)之間收發(fā)命令和數(shù)據(jù)。由實(shí)驗(yàn)結(jié)果可知，該系統(tǒng)在通信距離、功耗等方面均取得了一定的進(jìn)步。

未來將建立更高級(jí)的系統(tǒng)實(shí)現(xiàn)來驗(yàn)證可見光通信領(lǐng)域中的各種MAC 層協(xié)議，從而實(shí)現(xiàn)更有效、可靠的傳輸。