劉驍知，曾小平，冉萬寧，丁 杰，周佳明

（中科芯集成電路有限公司，江蘇無錫214072）

1 引言

隨著摩爾定律的放緩，以及先進(jìn)封裝技術(shù)和芯片制程技術(shù)的不斷融合發(fā)展，半導(dǎo)體行業(yè)逐漸進(jìn)入后摩爾時代。從最初的單片封裝到最先進(jìn)的晶圓級封裝，單顆芯片的集成度不斷提高，可實(shí)現(xiàn)的功能日趨復(fù)雜[1]。伴隨著封裝技術(shù)的進(jìn)步，系統(tǒng)設(shè)計(jì)師們對于如何實(shí)現(xiàn)特定需求電路的小型化有了更多樣的選擇。通過選用合理的小型化技術(shù)，能有效提高系統(tǒng)集成度、提升系統(tǒng)能力。

在實(shí)現(xiàn)產(chǎn)品小型化的技術(shù)中，最常用且具有代表性的有以下3種：SoC（System on Chip）、SiP（System in Package）、WLCSP（Wafer Level Chip Scale Package），各種技術(shù)致力于解決用戶不同關(guān)注點(diǎn)的需求，其主要特點(diǎn)對比如表1所示。

表1 SoC、SiP、WLCSP技術(shù)特點(diǎn)對比

因?qū)崿F(xiàn)成本較高，定制化的SoC在市場中占比相對較低，目前市場上應(yīng)用較廣泛的是SiP與WLCSP技術(shù)。WLCSP技術(shù)功能指向在更小的封裝面積內(nèi)容納更多的引腳，SiP技術(shù)功能指向整合更多芯片，壓縮單芯片體積，提升系統(tǒng)整體功能性和靈活性。SiP技術(shù)在很長一段時間內(nèi)占據(jù)主流地位，但隨著技術(shù)發(fā)展，臺積電（TSMC）于2016年成功將集成扇出型封裝技術(shù)InFo（Integrated Fan-Out）應(yīng)用于蘋果iPhone7手機(jī)的A7及后續(xù)型號處理器（如圖1所示為蘋果A10處理器的外觀及縱向剖面照片），使成本下降了20%~30%，是首個較為成功的WLCSP技術(shù)，為RF、電源管理等類型芯片的封裝提供了成功解決案例[2]。目前也有研究報(bào)告認(rèn)為臺積電的InFo技術(shù)既屬于WLCSP中的FOWLP（Fan-Out Wafer Level Packaging）技術(shù)，也屬于多晶片封裝的SiP技術(shù)，預(yù)計(jì)2種技術(shù)在未來產(chǎn)品中將形成融合趨勢[3]。

圖1 蘋果A10處理器外觀及縱向剖面

通過研究國內(nèi)特定行業(yè)已有的成熟案例發(fā)現(xiàn)，針對數(shù)模混合系統(tǒng)目前較為通用的技術(shù)為采用基板或塑封框架SiP封裝技術(shù)進(jìn)行小型化設(shè)計(jì)，F(xiàn)OWLP還未在數(shù)模混合系統(tǒng)的小型化工作中得到廣泛使用[4-8]。因此，本文基于用戶產(chǎn)品的實(shí)際需求，使用國內(nèi)封裝工藝，嘗試使用FOWLP技術(shù)實(shí)現(xiàn)一款數(shù)?；旌峡刂颇K的小型化研制工作。

2 產(chǎn)品架構(gòu)設(shè)計(jì)與驗(yàn)證

2.1 產(chǎn)品架構(gòu)設(shè)計(jì)

根據(jù)用戶需求，使用公司自有芯片所搭建控制系統(tǒng)的架構(gòu)如圖2所示。本系統(tǒng)主要實(shí)現(xiàn)以下5種功能：

圖2 控制系統(tǒng)架構(gòu)示意圖

(1)使用FPGA解析上位機(jī)發(fā)送RS485及RS422信號，并控制輸出接口；

(2)內(nèi)部具有FLASH及非易失型存儲器，用于配置FPGA及儲存數(shù)據(jù)；

(3)具有PLL接口，輸出一路本振信號；

(4)具有DDS接口，輸出一路中頻信號；

(5)具有TTL電平的I/O接口。

2.2 系統(tǒng)驗(yàn)證

在完成芯片選型及架構(gòu)設(shè)計(jì)后，首先使用獨(dú)立封裝的分立元器件對系統(tǒng)功能進(jìn)行驗(yàn)證。在經(jīng)過充分驗(yàn)證后，最終確定總計(jì)8個種類、11片裸片需要進(jìn)行小型化封裝集成，驗(yàn)證板架構(gòu)及需要封裝的器件如圖3所示。

圖3 驗(yàn)證板示意圖

經(jīng)過驗(yàn)證階段的工作，梳理出芯片內(nèi)部共有互聯(lián)線253條，8種不同規(guī)格的電源網(wǎng)絡(luò)，2種規(guī)格的地平面，芯片內(nèi)部最大信號速率約為200 MHz，裸片到輸出管腳的最大信號傳輸速率為2.1 GHz。按照傳統(tǒng)的PCB設(shè)計(jì)方式，為了保持電源完整性及信號完整性，至少需要6層可布線空間。因此，在進(jìn)行系統(tǒng)小型化工作時，如何在有限的尺寸內(nèi)完成互聯(lián)布線，同時兼顧電源完整性及信號完整性，在工藝實(shí)現(xiàn)層面提出了挑戰(zhàn)。

3 初樣工程實(shí)現(xiàn)

3.1 小型化技術(shù)路線選擇

由于用戶對于成本較為敏感，且要求盡快交付驗(yàn)證，同時出于后期量產(chǎn)的考慮，整個加工過程優(yōu)先選擇國內(nèi)工藝線進(jìn)行。當(dāng)工程進(jìn)入小型化階段后，通過對比SiP、FOWLP 2種技術(shù)路線后可以發(fā)現(xiàn)（如表2所示），針對本產(chǎn)品可以選擇FOWLP進(jìn)行嘗試。

表2 技術(shù)路線對比

3.2 技術(shù)路線存在的問題及改進(jìn)

選定技術(shù)路線后，最初目標(biāo)是將11片裸片通過FOWLP技術(shù)封裝為1片芯片，芯片尺寸約為30 mm×30 mm×0.7 mm，計(jì)劃使用極限的4P4M疊層進(jìn)行布線。但是，通過仿真并結(jié)合工程經(jīng)驗(yàn)分析發(fā)現(xiàn)，此方案帶來了3個問題。

(1)國內(nèi)工藝線對于小尺寸芯片F(xiàn)OWLP加工較為成熟，但是對于尺寸不小于15 mm×15 mm的芯片在加工時存在極大的技術(shù)難度。原因在于：根據(jù)工藝線現(xiàn)狀，所加工的FOWLP芯片通常厚度僅為0.5 mm~0.7 mm，因此當(dāng)芯片尺寸超過15 mm×15 mm時，尺寸越大，由于應(yīng)力帶來的翹曲和彎曲度越難以控制，將會直接影響后期貼裝時的可焊接性。

(2)對于尺寸不小于20 mm×20 mm的芯片且使用4P4M疊層時，存在布線層數(shù)有限、同時要兼顧電源完整性及信號完整性、精度控制較困難等問題，較大概率會出現(xiàn)過孔定位偏差，極有可能造成地層與電源層短路等問題。

(3)由于單片包含的裸片較多，對于原料裸芯片的晶圓級測試提出了更高要求，以保證產(chǎn)品良率。由于目前未進(jìn)入量產(chǎn)階段，使用的原料裸芯片經(jīng)過中測后，單個理論良率約為90%，則整個芯片封裝后理論良率僅為31%（0.9011），不利于試制及量產(chǎn)。

經(jīng)過綜合考慮，參考die-to-die設(shè)計(jì)思維，結(jié)合產(chǎn)線的實(shí)際加工能力及經(jīng)驗(yàn)，按照功能將芯片拆分為2片F(xiàn)OWLP芯片進(jìn)行試制，#1芯片包括主控單元（FPGA）、配置存儲器（PROM）、非易失存儲器（EEPROM），其余接口及輸出功能的裸芯片封裝集成為#2芯片，將單顆芯片內(nèi)部互聯(lián)線數(shù)量壓縮到150條以內(nèi)，采用4層布線形式，經(jīng)過仿真可以滿足完整性要求，工藝可實(shí)現(xiàn)。FOWLP芯片拆分如圖4所示。

圖4 按功能劃分FOWLP芯片

3.3 FOWLP芯片加工過程簡述

FOWLP芯片制造流程如圖5所示，主要工序有7個。

圖5 FOWLP芯片制造流程

(1)模具疊片；

(2)裸芯片粘片；

(3)注塑：將100~500片裸芯片（視大小而定）變?yōu)檎麖垐A片形式；

(4)脫模；

(5)絕緣層加工及光刻；

(6)多層再布線和絕緣層加工；

(7)BGA植球及切割。

所有工序完成后即形成單個芯片。

最終形成產(chǎn)品如圖6所示，其中#1芯片尺寸為20 mm×20 mm×0.7 mm，#2芯片尺寸為15 mm×15 mm×0.7 mm。2款芯片在加工流程中均較好地控制了翹曲度，可以使用常規(guī)貼片機(jī)正常貼裝到PCB上。

圖6 #1、#2 FOWLP芯片實(shí)物圖

4 測試及分析

4.1 測試

經(jīng)過一系列小型化工作后，原理驗(yàn)證板與小型化后的實(shí)裝板對比如圖7所示（其中驗(yàn)證板背面芯片未展示），可以根據(jù)相同的編號直觀看出集成關(guān)系。

圖7 驗(yàn)證板與芯片測試板對比

使用ISE14.7順利通過JTAG與FPGA建立鏈接，對芯片主要的8項(xiàng)功能進(jìn)行測試，各項(xiàng)測試結(jié)果如表3所示，芯片實(shí)現(xiàn)了約80%的預(yù)期功能。其中，第8項(xiàng)測試DDS中頻信號輸出測試如圖8所示。

表3 測試項(xiàng)目及符合性對照表

圖8 DDS中頻信號輸出測試

對可能導(dǎo)致此結(jié)果的原因分析如下。

(1)測試軟件中管腳映射可能存在問題。驗(yàn)證程序工程基于帶封裝的363引腳FPGA編寫，而芯片中使用FPGA裸片共有1700多個管腳，移植代碼時，帶封裝的管腳定義與裸片的管腳編號需要重新映射。根據(jù)現(xiàn)有結(jié)果分析，功能未實(shí)現(xiàn)部分可能是由于映射關(guān)系不正確所致。

(2)芯片內(nèi)部可能存在缺陷。雖仿真可行，但由于內(nèi)部布線密度高，在芯片加工過程中，內(nèi)部可能存在互聯(lián)線定位不準(zhǔn)、裸片PAD定位偏移、實(shí)物線間距過近產(chǎn)生耦合干擾等情況，導(dǎo)致數(shù)據(jù)出現(xiàn)誤碼、裸片互聯(lián)關(guān)系發(fā)生錯誤。

經(jīng)過對比，總體指標(biāo)主要在以下幾個方面有較顯著的提升：

(1)芯片總面積從1204 mm2減小至625 mm2，不計(jì)算外圍去耦電容也同步減少等的情況下，面積減小約50%。

(2)芯片總質(zhì)量：11顆芯片總重量從約22.9 g降低至1.41 g，降低約93%。

(3)功耗：系統(tǒng)靜態(tài)電流由1.1 A降至0.9 A，降低約13%。

4.2 待解決的問題

經(jīng)過功能測試發(fā)現(xiàn)，目前存在的問題及后續(xù)需要解決的事項(xiàng)主要有以下幾個方面。

(1)需要通過磨片等方式對芯片布線層進(jìn)行逐層分析，進(jìn)一步定位問題，排除故障以確?？傮w功能。

(2)芯片一致性有待提高。由于測試樣本較少，尚無法驗(yàn)證發(fā)生的現(xiàn)象是否屬于共性問題，同時由于暫時不具備對原料裸芯片進(jìn)行充分晶圓級篩選的條件，芯片成品的良率及一致性存在一定問題。進(jìn)入量產(chǎn)階段時，應(yīng)著重考慮對制造流程及工藝進(jìn)行完善，提高良率和一致性。

(3)芯片還需解決一體化封裝問題。在目前的工作中，重點(diǎn)在于對技術(shù)可行性進(jìn)行驗(yàn)證，而采用了折中實(shí)現(xiàn)方案。后續(xù)目標(biāo)為通過三維堆疊技術(shù)或采用基板雙面貼裝等方式，將2顆芯片整合為1顆，目標(biāo)尺寸控制在25 mm×25 mm以內(nèi)，便于量產(chǎn)測試及用戶使用。

(4)芯片可靠性還可提升。由于芯片厚度較薄，如用于特定用途時還需考慮進(jìn)行加固，以滿足使用環(huán)境的力學(xué)要求，如可使用雙腔陶瓷管殼實(shí)現(xiàn)2款FOWLP芯片的一體化集成，以提高芯片環(huán)境適應(yīng)性及可靠性。

5 結(jié)束語

本文的研究是基于國內(nèi)FOWLP工藝線能力的一次有益嘗試，文中的芯片級數(shù)模混合系統(tǒng)基本實(shí)現(xiàn)了預(yù)期功能。通過研究與設(shè)計(jì)，形成了2個基本功能單元，可以用于其他類似的系統(tǒng)或接口單元。

整個研發(fā)工作中也存在很多亟待解決的問題。主要是由于FOWLP芯片良率對于封裝工藝能力及晶圓級測試能力依賴較大，由于對原料測試覆蓋率低，使得本批次芯片良率存在一定問題，后期還需在測試、工藝、版圖設(shè)計(jì)等各環(huán)節(jié)開展更多的研究工作。同時，芯片初樣存在一些功能性故障需要定位，環(huán)境適應(yīng)性等整體指標(biāo)也有待完善。

本文為其他類似小型化產(chǎn)品設(shè)計(jì)提供了參考，證明了使用FOWLP技術(shù)加工特定用途中小尺寸數(shù)?；旌闲酒目尚行?，在特定領(lǐng)域具有較廣泛的應(yīng)用前景。