王健

（中國(guó)電子科技集團(tuán)公司第七研究所 廣東省廣州市 510220）

1 引言

信號(hào)捕獲是指在無(wú)線通信接收機(jī)中接收信號(hào)進(jìn)行連續(xù)不斷的檢測(cè)，判斷何收到是有效信號(hào)的算法[1][2]。是自動(dòng)增益控制、同步、信道估計(jì)及解調(diào)等后續(xù)信號(hào)處理算法的基礎(chǔ)。在有效信號(hào)未捕獲而進(jìn)行后續(xù)的處理時(shí)，一方面噪聲信號(hào)被當(dāng)做有效信號(hào)而處理會(huì)導(dǎo)致錯(cuò)誤的結(jié)果，尤其是增益控制和信道估計(jì)[3]，另一方面接收機(jī)的工作在處理噪聲而造成資源浪費(fèi)，因此信號(hào)捕獲是接收機(jī)不可缺少的部分。接收機(jī)在進(jìn)行信號(hào)捕獲時(shí)，實(shí)時(shí)信號(hào)捕獲結(jié)果能夠降低接收機(jī)信號(hào)處理的時(shí)延以及接收數(shù)據(jù)緩存資源。

2 信號(hào)捕獲算法原理

信號(hào)捕獲算法包括信號(hào)盲檢測(cè)以及基于導(dǎo)頻序列的信號(hào)捕獲[4]。其中盲檢測(cè)由于在低信噪比下性能較差而極少使用。本文采用基于導(dǎo)頻序列的信號(hào)捕獲算法。為了在接收機(jī)獲得盡可能多的接收能量，導(dǎo)頻序列應(yīng)當(dāng)具備良好的偽隨機(jī)特征。本文采用偽隨機(jī)序列（PN 序列）作為導(dǎo)頻序列[5][6]。

接收機(jī)進(jìn)行信號(hào)捕獲采用基于滑動(dòng)窗的信號(hào)相關(guān)的算法，定義導(dǎo)頻序列長(zhǎng)度為L(zhǎng)s，則該序列的相關(guān)值計(jì)算如下式所示：

如圖1 所示為相關(guān)能量計(jì)算仿真結(jié)果，由圖中可以看出在相關(guān)峰值處由多個(gè)能量值大于16，且其他位置能量明顯小于16。

3 信號(hào)捕獲算法實(shí)現(xiàn)

由公式（1）可以看出，捕獲算法的運(yùn)算量與序列長(zhǎng)度成正比例關(guān)系，為了獲得實(shí)時(shí)的運(yùn)算結(jié)果，本文選擇FPGA 實(shí)現(xiàn)該算法。由于FPGA 具備并行運(yùn)算的能力，加上先進(jìn)的流水線設(shè)計(jì)，本文的實(shí)現(xiàn)方案能在每一個(gè)采樣點(diǎn)后立即得到該位置接收序列的相關(guān)能量值。

本文以導(dǎo)頻序列長(zhǎng)度為64 為例，F(xiàn)PGA 模塊的工作時(shí)鐘為采樣時(shí)鐘的10 倍，接收數(shù)據(jù)為正交IQ 數(shù)據(jù)[10]，公式（1）的分子/分母并行計(jì)算，定義公式（1）表示如下：其中，X 表示分子計(jì)算，Y 表示分母計(jì)算，F(xiàn)PGA 流水線設(shè)計(jì)圖2 所示，完成一次采樣序列計(jì)算共需要10 級(jí)流水線。

圖1：相關(guān)能量計(jì)算仿真

圖2：流水線計(jì)算原理圖

圖3：不同序列長(zhǎng)度捕獲概率原理仿真結(jié)果

圖2 中的各級(jí)流水線計(jì)算內(nèi)容設(shè)計(jì)如表1 所示。

表1

4 結(jié)果分析

圖4：FPGA 實(shí)現(xiàn)仿真結(jié)果

4.1 原理仿真

通過matlab 進(jìn)行了信號(hào)捕獲算法的原理性仿真，仿真結(jié)果如圖3 所示，分別仿真了序列長(zhǎng)度為16、32、64 時(shí)在AWGN 信道環(huán)境下的捕獲概率性能。由圖中可以看出隨著序列長(zhǎng)度的增加，在相同信噪比下，捕獲概率大幅增加。因此盡可能選擇長(zhǎng)度較長(zhǎng)的導(dǎo)頻序列。

4.2 實(shí)現(xiàn)仿真

通過modelsim 軟件對(duì)FPGA 實(shí)現(xiàn)進(jìn)行了功能仿真，仿真結(jié)果如圖4 所示，從圖中可以看出在導(dǎo)頻序列接收完畢后可以立刻得到相關(guān)峰值，表明實(shí)現(xiàn)的算法能夠獲得與原理仿真相同的結(jié)果，且在當(dāng)前采樣點(diǎn)內(nèi)即可計(jì)算得出采樣序列的計(jì)算結(jié)果，具有較高的實(shí)時(shí)性。

5 總結(jié)

本文設(shè)計(jì)了一種基于偽隨機(jī)序列的實(shí)時(shí)信號(hào)捕獲算法，并通過FPGA 進(jìn)行了實(shí)現(xiàn)驗(yàn)證。算法原理仿真結(jié)果表明在低信噪比下，能夠獲得優(yōu)良的信號(hào)捕獲概率。實(shí)現(xiàn)結(jié)果表明能夠獲得高實(shí)時(shí)性的結(jié)果。未來可以通過算法優(yōu)化以支持不同長(zhǎng)度的導(dǎo)頻序列。