高佳旭，趙立鵬

(哈爾濱工程大學 信息與通信工程學院，黑龍江哈爾濱，150001)

0 引言

隨著信息技術(shù)的迅猛發(fā)展， 電子系統(tǒng)在性能不斷提高的同時也變得越來越復雜。對電子對抗而言， 其最終目的是干擾敵方的無線電通信、制導、指令、引信以及雷達等系統(tǒng)。因此， 構(gòu)建干擾信號有著重要意義[1]。

現(xiàn)有的梳狀譜信號發(fā)生器大多數(shù)為模擬梳狀譜發(fā)生器,模擬梳狀譜發(fā)生器具有一定的使用局限性,如實際調(diào)試工作復雜,移植性差,工作頻率范圍有限,各次諧波幅度不一致,譜間隔不可調(diào)等[2]。

而利用FPGA等數(shù)字器件來產(chǎn)生滿足要求的窄脈沖就可以很好地解決了模擬電路實際調(diào)試工作復雜,移植性差的問題[3]。所以本文采用FPGA結(jié)合DDS核來產(chǎn)生梳狀譜干擾信號，可根據(jù)實際系統(tǒng)需求實現(xiàn)可變中心頻率及帶寬、可變頻點數(shù)的高性能梳狀譜信號輸出,極大克服了現(xiàn)有梳狀譜發(fā)生器的缺點,提升了梳狀譜發(fā)生器的性能。

1 梳狀譜干擾技術(shù)研究

梳狀譜干擾是一種在一定帶寬內(nèi)，一系列窄帶干擾信號的疊加，其表達式為：

式中：Jk(t)是第Ak(t)個窄帶干擾信號；Ak(t)是第k個窄帶干擾信號的包絡；?k(t)是第k個窄帶干擾信號的相位；ωk是第k個窄帶干擾信號載波頻率。

式(1)中的梳狀頻譜干擾信號表達式是L個窄帶干擾信號的疊加組成的。它的幾個主要參數(shù)均可以靈活選擇。例如，頻率間隔可以是等間隔也可以是不等間隔的；每個干擾頻段的調(diào)制方式既可以相同也可以不同；每個窄帶干擾的帶寬可以相等或不相等。每個窄帶干擾信號的幅度可以相同也可以不同；其干擾頻率也可以靈活設置。

2 梳狀譜干擾信號的FPGA實現(xiàn)

梳狀譜干擾信號實現(xiàn)的主要流程如圖1所示。

圖1 梳狀譜干擾信號FPGA實現(xiàn)流程圖

本文的設計中DAC芯片采用AD9739，所以需通過路數(shù)轉(zhuǎn)換模塊來將一路梳狀譜干擾信號轉(zhuǎn)換成8路在送到DAC進行最后的梳狀譜干擾信號輸出。

2.1 相位控制字的產(chǎn)生

本文的梳狀譜干擾的隨機相位采用m序列為最常用的一種偽隨機序列， 是最長線性反饋移位寄存器序列的簡稱，也是由帶線性反饋的移位寄存器產(chǎn)生的序列， 并且具有最長的周期。帶線性反饋邏輯的移位寄存器設定各級移位寄存器的初始狀態(tài)后， 在時鐘的觸發(fā)下， 每次移位后各級寄存器的狀態(tài)會發(fā)生變化， 觀察其中一級寄存器的輸出， 隨著移位節(jié)拍的推移會產(chǎn)生一個序列， 稱為移位寄存器序列。

假設n級移位寄存器的初始狀態(tài)為：a?1,a?2…a?n,經(jīng)過一個移位后，狀態(tài)變?yōu)閍0,a?1,a?2…a?n+1。經(jīng)過n次移位后，狀態(tài)為an?1,an?2…a1,a0,再一次移位時移位寄存器新得到的輸入an可以寫為

其中，ci的取值決定了移位寄存器的反饋連接和序列的結(jié)構(gòu)，故ci是一個很重要的參量。用特征方程表示為

本文采用的M序列為FPGA生成的長度為128的M序列，并將其存放在數(shù)組中。將M序列映射到控制字位寬上得到隨機相位控制字。

2.2 頻率控制字的產(chǎn)生

首先將中心頻率與帶寬映射映射到控制字位寬上變換為相應的控制字,接下來用中心頻率控制字減去帶寬控制字的一半得到起始頻率控制字。再將帶寬控制字除以梳狀譜頻點數(shù)，即把帶寬控制字進行均分，將均分后的帶寬控制字分別與n（1≤n≤N,N為設定的梳狀譜頻點總數(shù)）相乘并與起始頻率控制字求和得到最終的頻率控制字。

本文采用DDS核結(jié)合2.1及本小節(jié)產(chǎn)生的相位、頻率控制字來產(chǎn)生梳狀譜干擾信號。

2.3 使能控制模塊

設計思路是循環(huán)使用1個DDS產(chǎn)生所需頻點個數(shù)的信號，因此需要控制DDS的工作，還需要將產(chǎn)生的每一路數(shù)據(jù)存儲在RAM，因此產(chǎn)生DDS和RAM的控制使能。

使能控制模塊中使用計數(shù)器區(qū)分所處的各個階段。首先，計算每個時間節(jié)點的計數(shù)器的值；第二步，根據(jù)這些節(jié)點，在計數(shù)器計數(shù)中得到使能信號；對DDS工作使能進行處理，得到DDS剛開始工作的使能信號（1個時鐘周期的高電平）。

2.4 信號存儲求和模塊

先將第1個頻點產(chǎn)生的信號存儲到RAM中（邊生成邊存儲），等到第2個頻點產(chǎn)生的信號到來時，將RAM中數(shù)據(jù)讀取出來和第2個頻點產(chǎn)生信號相加，并將結(jié)果存儲到RAM中，這樣存儲到RAM中的結(jié)果就是第1個頻點和第2個頻點信號的；循環(huán)操作，最終存儲到RAM中的數(shù)據(jù)，就是N個頻點信號的和，即最終所需的梳狀譜干擾信號。本文設定梳狀譜頻點數(shù)為4點、8點、16點可調(diào)。

2.5 路數(shù)轉(zhuǎn)換模塊

首先，AD9739采集數(shù)據(jù)使用的是DDR模式，即使用數(shù)據(jù)輸入時鐘的上升沿和下降沿同時采集數(shù)據(jù)，這樣數(shù)據(jù)時鐘的頻率是芯片時鐘的1/4。對于數(shù)據(jù)輸入來說,一片AD9739具有兩組差分輸入接口，而本文設計使用兩片AD9739分別用來輸出I、Q路信號，故DAC共需8路輸入信號。在本文設計中，一路梳狀譜干擾信號在FPGA中是以150MHz時鐘生成的，而本文設計中配置的DAC芯片時鐘為1.2GHz，故DAC的數(shù)據(jù)輸入時鐘為300MHz。綜上，路數(shù)轉(zhuǎn)換模塊的個是將150MHz下生成的1路梳狀譜干擾信號，處理為300MHz下的8路信號，用以最后的輸出。處理方法為，首先將150MHz下的1路信號，轉(zhuǎn)化為150MHz下的16路信號，實現(xiàn)方法是：將信號每隔16個點存儲在一個RAM中，這樣16路信號就分別存在于16個RAM中了，然后同時從16個RAM中讀取這些信號，就構(gòu)成了150Mhz×16路的信號。下一步，使用一個FIFO，將150MHz下16路信號轉(zhuǎn)化為300MHz下8路信號，完成最終輸出。

3 測試結(jié)果

本文采用賽靈思公司的vivado平臺對干擾程序進行事項。測試的方法是使用vivado中自帶的仿真軟件對干擾程序進行仿真，將仿真得到的干擾信號時域數(shù)據(jù)導出并對其進行頻域分析得到干擾信號的頻域數(shù)據(jù)，最后將頻域數(shù)據(jù)繪圖得到干擾信號的頻域波形。

在仿真中中分別設置不同的干擾參數(shù)來生成梳狀譜干擾信號。

首先設置中心頻率為150MHz，帶寬40MHz，頻點數(shù)為4，頻域分析結(jié)果如圖2所示。

圖2 4頻點梳狀譜信號頻譜

接下來設置中心頻率為165MHz，帶寬80MHz，頻點數(shù)為8，頻域分析結(jié)果如圖3所示。

圖3 8頻點梳狀譜信號頻譜

最后設置中心頻率為200MHz，帶寬160MHz，頻點數(shù)為16，頻域分析結(jié)果如圖4所示。

圖4 16頻點梳狀譜信號頻譜

4 結(jié)束語

本文提出一種基于FPGA的梳狀譜干擾信號實現(xiàn)方法，在FPGA中產(chǎn)生隨機相位控制字及頻率控制字，并由DDS核產(chǎn)生相應的梳狀譜干擾信號。通過參數(shù)設置及控制相應使能信號，可以形成不同中心頻率、帶寬以及頻點數(shù)的梳狀譜干擾信號，最終實現(xiàn)梳狀譜干擾。