李炳臻，李 杰?，胡陳君，張澤宇，紀(jì)志敏

(1.中北大學(xué)電子測(cè)試技術(shù)重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051；2.蘇州中盛納米科技有限公司，江蘇 蘇州 215123)

隨著現(xiàn)代戰(zhàn)爭(zhēng)對(duì)于常規(guī)戰(zhàn)術(shù)武器要求的進(jìn)一步提升，常規(guī)武器彈藥的“信息化、制導(dǎo)化”已經(jīng)越來越作為新設(shè)計(jì)趨勢(shì)。因此，實(shí)現(xiàn)低成本高精度的導(dǎo)航作戰(zhàn)平臺(tái)將愈來愈重要[1]。

傳統(tǒng)的常規(guī)戰(zhàn)術(shù)武器的導(dǎo)航系統(tǒng)，其導(dǎo)航方式為單一的慣性導(dǎo)航，雖然慣性導(dǎo)航方式具有不需要與外界有任何信息交互，也不與外界進(jìn)行能量交換，高度隱蔽和高度自主的特點(diǎn)，但是由于傳感器和算法自身難以規(guī)避的缺點(diǎn)，其導(dǎo)航精度隨解算時(shí)間的累加會(huì)將計(jì)算誤差不斷放大，無法提供長(zhǎng)時(shí)間的可靠導(dǎo)航計(jì)算[2]。

隨著GPS 衛(wèi)星導(dǎo)航相關(guān)理論的完善和應(yīng)用的擴(kuò)大，SINS/GPS 這種新型的組合導(dǎo)航系統(tǒng)得到廣泛的應(yīng)用，它彌補(bǔ)了傳統(tǒng)的慣性導(dǎo)航計(jì)算誤差隨時(shí)間積累的問題，也解決了衛(wèi)星導(dǎo)航系統(tǒng)在高動(dòng)態(tài)環(huán)境中定位經(jīng)常失鎖的問題，提高了導(dǎo)航系統(tǒng)的更新速率、導(dǎo)航精度和抗干擾能力[3]。

本文針對(duì)目前常規(guī)武器制導(dǎo)化的趨勢(shì)，設(shè)計(jì)了一種新的彈載組合導(dǎo)航系統(tǒng)，它可以完成對(duì)前端模擬信號(hào)(IMU 慣性單元)和數(shù)字信號(hào)(GPS 定位信息)的采集，同時(shí)擁有強(qiáng)大的導(dǎo)航解算能力，體積小，速度快，計(jì)算能力強(qiáng)，能夠較為準(zhǔn)確地算出彈體位置和姿態(tài)信息，可以在較為復(fù)雜的彈載環(huán)境下使用，滿足大多數(shù)常規(guī)武器的作戰(zhàn)需求[4－6]。

1 系統(tǒng)總體設(shè)計(jì)

組合導(dǎo)航系統(tǒng)平臺(tái)硬件設(shè)計(jì)采用“FPGA＋DSP”的方案，即以FPGA 作為核心控制器，DSP 為解算模塊，包含電源模塊、信號(hào)調(diào)理模塊、A/D 轉(zhuǎn)換模塊，數(shù)據(jù)存儲(chǔ)模塊等組成，系統(tǒng)總體結(jié)構(gòu)見圖1。

圖1 系統(tǒng)總體結(jié)構(gòu)

組合導(dǎo)航系統(tǒng)硬件平臺(tái)的工作流程為，主控模塊FPGA，通過控制A/D 轉(zhuǎn)換器等完成前端模擬和數(shù)字信號(hào)的采集，將數(shù)據(jù)編幀預(yù)處理后，傳給DSP數(shù)據(jù)解算模塊，由DSP 模塊對(duì)前端采集的數(shù)據(jù)按照組合導(dǎo)航算法，進(jìn)行解算，對(duì)IMU 慣性數(shù)據(jù)和GPS定位信息進(jìn)行組合導(dǎo)航后，再將解算后的數(shù)據(jù)信息回傳給FPGA 主控模塊，在FPGA 將數(shù)據(jù)存儲(chǔ)的同時(shí)，將得到的部分關(guān)鍵姿態(tài)信息傳送給遙測(cè)模塊，由遙測(cè)模塊將數(shù)據(jù)發(fā)送給控制大廳。

2 硬件電路設(shè)計(jì)

2.1 電源模塊

組合導(dǎo)航平臺(tái)采取自供電的方式，采用16.8 V鋰電池供電，通過TI 公司的LTM8022 穩(wěn)壓芯片，將16.8 V 電壓降壓為穩(wěn)定的5 V 電壓后供其他模塊使用。同時(shí)，考慮到工作環(huán)境的特殊性，為對(duì)抗復(fù)雜環(huán)境下的電磁干擾，保障前端數(shù)據(jù)采集電路的采集精度，供電模塊部分將數(shù)字電源和模擬電源隔離，16.8 V 轉(zhuǎn)5 V 電路見圖2。

圖2 16.8 V 轉(zhuǎn)5 V 電路

由于其他模塊的供電要求，需要電源模塊提供1.2 V 與3.3 V 的電壓，選擇TI 公司的TPS70345 型芯片，同時(shí)考慮到 DSP 芯片采用的是TMS320C6748，其上電有順序有嚴(yán)格的要求，上電順序必須依次為1.2 V－1.8 V－3.3 V 的順序，所以在FPGA 上電工作后，通過控制TI 公司的LP5907－1.8和LP5907－3.3 來滿足DSP 的上電要求，主控芯片電路圖見圖3。

圖3 主控芯片供電電路

2.2 模擬信號(hào)采集模塊

組合導(dǎo)航平臺(tái)前端采集電路采集數(shù)據(jù)來自IMU慣性測(cè)量單元的加速度計(jì)信息，將其輸出的模擬電壓值轉(zhuǎn)換為數(shù)字信號(hào)。

模擬信號(hào)采集模塊是由信號(hào)調(diào)理模塊和A/D轉(zhuǎn)換器組成，信號(hào)調(diào)理模塊是將輸入的電壓信號(hào)進(jìn)行濾波，放大，增加其驅(qū)動(dòng)能力，使得采集更為精確；A/D 轉(zhuǎn)換模塊則是直接將模擬量轉(zhuǎn)換為數(shù)字量，因此它直接決定了組合導(dǎo)航計(jì)算的精確度。

信號(hào)調(diào)理模塊采用TI 公司的OPA4340 型信號(hào)調(diào)理芯片，具有寬帶寬增益和高輸入阻抗的特性，擁有非常良好的直流特性，可以有效降低前端模擬信號(hào)傳輸過程中的損耗，確保其驅(qū)動(dòng)能力，可以對(duì)慣性傳感器輸出電壓0.5 V～4.5 V 進(jìn)行信號(hào)調(diào)理。

A/D 轉(zhuǎn)換模塊選用TI 公司的ADS8365 型芯片，該芯片支持六路采集，擁有16 位的采樣精度，最高允許5 MHz 的時(shí)鐘輸入，每個(gè)通道的轉(zhuǎn)換時(shí)間僅為4 μs，轉(zhuǎn)換后的數(shù)字信號(hào)可以進(jìn)行高速并行傳輸，完全能夠滿足導(dǎo)航系統(tǒng)對(duì)前端傳感器的采集要求。A/D 轉(zhuǎn)換器電路設(shè)計(jì)見圖4。

圖4 A/D 轉(zhuǎn)換器電路設(shè)計(jì)

2.3 數(shù)字電路采集模塊

來自GPS 導(dǎo)航系統(tǒng)的定位信息為數(shù)字信號(hào)，在可能存在較強(qiáng)電磁干擾的環(huán)境下，其傳輸方式為差分串型傳輸，采用固定波特率，接口電平標(biāo)準(zhǔn)為RS－422 電平，而FPGA 的端口為TTL 電平標(biāo)準(zhǔn)，需要設(shè)計(jì)轉(zhuǎn)換差分轉(zhuǎn)單端電平的電路，完成電平轉(zhuǎn)換。

電平轉(zhuǎn)換芯片采用MAX3490，該型號(hào)芯片支持同時(shí)進(jìn)行422 信號(hào)的輸入輸出，通道間相互隔離，電路設(shè)計(jì)見圖5。

圖5 電平轉(zhuǎn)換電路

2.4 FPGA 主控模塊

組合導(dǎo)航系統(tǒng)除了控制前端采集電路，還要對(duì)采集回來的數(shù)據(jù)做預(yù)處理，編幀，傳輸，存儲(chǔ)等較為復(fù)雜的操作，因此核心處理器必須具有較為強(qiáng)大的功能，經(jīng)過綜合考慮，選擇賽靈思公司的XC6SLX16－CSG324 芯片芯片作為主控芯片。

該芯片體積小，功耗低，價(jià)格相對(duì)較為便宜，可批量生產(chǎn)，支持多種接口協(xié)議，配合HDL 語言進(jìn)行開發(fā)，完全滿足作為組合導(dǎo)航系統(tǒng)主控模塊的設(shè)計(jì)需求；XC6SLX16－CSG324 擁有豐富的硬件資源，有232 個(gè)I/O 端口、2 278 個(gè)SLICE 資源、14 579 個(gè)邏輯單元、576 KB 的緩存，擁有十分優(yōu)良的硬件性能。

2.5 DSP 解算模塊

雖然FPGA 擁有非常豐富的邏輯資源，但是組合導(dǎo)航的運(yùn)算量極大，如果單純靠FPGA 內(nèi)部硬件資源搭建，計(jì)算速度和資源占用率都無法滿足設(shè)計(jì)要求，因此擁有豐富乘法器資源的DSP 成為數(shù)據(jù)解算模塊的最佳選擇。

考慮到設(shè)計(jì)要求的實(shí)時(shí)性、小型化、低成本、工作環(huán)境等因素，DSP 芯片選擇 TI 公司的TMS320C6748 型芯片，其主頻率高達(dá)375 MHz，，可同時(shí)執(zhí)行8 條指令，完全滿足計(jì)算需求以及在彈載環(huán)境下工作。

并且該型號(hào)DSP 擁有一個(gè)通用并行接口，可用來與其他設(shè)備并行傳輸通信，并且該接口的控制信號(hào)少，并行通道UPP 的工作時(shí)鐘是其主頻(375 MHz)的四分之一，滿足數(shù)據(jù)傳輸需求，因此本文用它來做數(shù)據(jù)解算模塊，實(shí)現(xiàn)與FPGA 進(jìn)行數(shù)據(jù)通信。

2.6 存儲(chǔ)模塊

在設(shè)計(jì)中，存儲(chǔ)模塊有兩部分，一部分用作DSP回傳解算后的數(shù)據(jù)存儲(chǔ)芯片，另一部分是DSP 程序以及相應(yīng)組合導(dǎo)航諸元的程序存儲(chǔ)模塊。因此，數(shù)據(jù)存儲(chǔ)必須使用下電不丟失，長(zhǎng)期工作穩(wěn)定類型的存儲(chǔ)芯片。

組合導(dǎo)航系統(tǒng)解算數(shù)據(jù)量大，更新快，導(dǎo)航周期短，所以必須快速寫入存儲(chǔ)器，不能有丟幀少數(shù)據(jù)的情況。因此，數(shù)據(jù)存儲(chǔ)模塊和程序存儲(chǔ)模塊均選用三星公司的K9K8GU0M 型NANDFLASH 作為存儲(chǔ)器，其頁編程時(shí)間僅僅200 μs，寫入時(shí)間遠(yuǎn)遠(yuǎn)小于DSP 內(nèi)置算法的計(jì)算周期，完全滿足解算需求，存儲(chǔ)模塊電路圖見圖6。

圖6 存儲(chǔ)模塊電路圖

3 系統(tǒng)程序設(shè)計(jì)

3.1 A/D 數(shù)據(jù)采樣模塊

系統(tǒng)通過FPGA 控制AD8365 完成對(duì)模擬信號(hào)的采集。采集系統(tǒng)上電后，給A/D 芯片復(fù)位信號(hào)，完成系統(tǒng)的同步初始化。然后由FPGA 控制模塊，對(duì)AD8365 發(fā)出指令HLODX，其為低電平觸發(fā)。收到指令的AD8365 開始對(duì)輸入的六路輸入電壓信息進(jìn)行一次轉(zhuǎn)換，A/D 轉(zhuǎn)換完成后，A/D 內(nèi)部下拉EOC 引腳，提示主控芯片完成轉(zhuǎn)換[13]。

FPGA 收到AD8365 的提示信號(hào)后，F(xiàn)PGA 發(fā)送RD 指令，完成轉(zhuǎn)換數(shù)據(jù)的讀取，完成一次完整的數(shù)據(jù)轉(zhuǎn)換過程。AD8365 工作時(shí)序，見圖7。

圖7 AD8365 工作時(shí)序圖

3.2 前端采集信息處理

前端采集數(shù)據(jù)，既有相對(duì)頻率較高的慣性傳感器數(shù)據(jù)，又有更新速度較慢的GPS 定位信息。因此，必須采用合理的方式，將速度不同的數(shù)據(jù)信息進(jìn)行處理后傳輸[7]。

考慮到后端DSP 處理的要求，系統(tǒng)采用編幀的方式，即在FPGA 內(nèi)部對(duì)所有的前端采集數(shù)據(jù)進(jìn)行數(shù)據(jù)編幀預(yù)處理，以更新頻率較高的慣性數(shù)據(jù)為基礎(chǔ)頻率，同時(shí)也將收到的GPS 數(shù)據(jù)編幀，在GPS 數(shù)據(jù)后增加標(biāo)志位作為更新標(biāo)志字，“0”為更新，“1”為未更新。

在每一幀數(shù)據(jù)的前面增加幀頭“EB90”作為區(qū)分不同幀的標(biāo)志，每一幀幀頭后添加累加的幀計(jì)數(shù)作為連續(xù)性判斷標(biāo)志，同時(shí)為了防止在FPGA 和DSP 數(shù)據(jù)傳輸過程中發(fā)生數(shù)據(jù)丟失或者數(shù)據(jù)失真的情況，在每一幀數(shù)據(jù)的結(jié)尾增加數(shù)據(jù)校驗(yàn)和，即前面所有有效的數(shù)據(jù)累加和的低八位。這樣，該幀數(shù)據(jù)進(jìn)入DSP 后，DSP 可以通過對(duì)校驗(yàn)和對(duì)接收數(shù)據(jù)進(jìn)行判斷，確保接收數(shù)據(jù)的準(zhǔn)確性和解算精度，編幀格式見圖8。

圖8 編幀格式

當(dāng)FPGA 將數(shù)據(jù)傳輸給DSP 后，DSP 把根據(jù)上一幀慣性數(shù)據(jù)和GPS 定位數(shù)據(jù)通過組合導(dǎo)航算法得到的組合導(dǎo)航解算信息加在該幀后面，回傳給FPGA。接著，對(duì)剛得到的這一幀數(shù)據(jù)做解算，完成一次完整的數(shù)據(jù)傳輸，使FPGA 不僅可以得到完整的傳感器的原始數(shù)據(jù)，還可以得到導(dǎo)航解算姿態(tài)信息，將其存儲(chǔ)到Nandflsh 中[8－10]。

3.3 FPGA 與DSP 數(shù)據(jù)通信接口設(shè)計(jì)

DSP 與FPGA 的數(shù)據(jù)傳輸是通過DSP 內(nèi)置專門的并行端口UPP 來對(duì)外完成并行高速數(shù)據(jù)的傳輸，其擁有獨(dú)立的數(shù)據(jù)緩存通道來緩存外部的傳輸數(shù)據(jù)。UPP 有兩個(gè)獨(dú)立的通道，為通道A，通道B，并且只有數(shù)量極少的控制線，配置靈活，支持SDR(單倍數(shù)據(jù)率)，DDR(雙倍數(shù)據(jù)率)，UPP 通道信號(hào)說明見表1。

表1 UPP 通道信號(hào)說明

系統(tǒng)采用A 通道作為DSP 的并行數(shù)據(jù)接收通道，其時(shí)鐘是由FPGA 提供。用通道B 作為DSP 的輸出通道，輸出DSP 解算后的數(shù)據(jù)，時(shí)鐘由DSP 內(nèi)部提供。通道A 和通道B，均為8 位，且都通過UPP接口內(nèi)部的DMA 緩存區(qū)，傳輸過程見圖9。

圖9 FPGA 與DSP 通信示意圖

為保證數(shù)據(jù)發(fā)送的連續(xù)性，解決不同芯片間的跨時(shí)鐘域傳播問題，在FPGA 主控模塊內(nèi)部設(shè)計(jì)兩個(gè)獨(dú)立的FIFO，數(shù)據(jù)發(fā)送FIFO 接收經(jīng)過編幀后的數(shù)據(jù)，數(shù)據(jù)接收FIFO 接收DSP 導(dǎo)航解算信息。當(dāng)數(shù)據(jù)發(fā)送FIFO 接收的數(shù)據(jù)到達(dá)一定的閾值后，F(xiàn)PGA 的發(fā)送模塊開始發(fā)送數(shù)據(jù)給DSP 的通道A，同時(shí)給DSP 一個(gè)高電平信號(hào)，直到該幀數(shù)據(jù)發(fā)送結(jié)束。當(dāng)導(dǎo)航解算完成后，DSP 通過通道B 發(fā)送數(shù)據(jù)給FPGA，通道A 和通道B 之間相互獨(dú)立，這樣數(shù)據(jù)的發(fā)送和接收不受影響，整個(gè)數(shù)據(jù)傳輸系統(tǒng)達(dá)到動(dòng)態(tài)平衡。

3.4 數(shù)據(jù)存儲(chǔ)設(shè)計(jì)

數(shù)據(jù)存儲(chǔ)模塊是由FPGA 主控模塊完成寫操作，將DSP 回傳的數(shù)據(jù)信息全部存儲(chǔ)，方便事后對(duì)彈體的姿態(tài)位置信息進(jìn)行分析處理。

組合導(dǎo)航解算后的姿態(tài)信息從UPP 接口回到FPGA 內(nèi)部后，進(jìn)入FIFO 中緩存，再由FLASH 寫入程序從FIFO 中讀出，存入FLASH 中，因?yàn)樵撔吞?hào)FLASH 的頁編程時(shí)間遠(yuǎn)遠(yuǎn)小于解算數(shù)據(jù)的時(shí)間，所以FLASH 控制器讀FIFO 時(shí)鐘的速度遠(yuǎn)遠(yuǎn)大于DSP給的寫入時(shí)鐘，保持了動(dòng)態(tài)平衡，維持了數(shù)據(jù)的穩(wěn)定[11－12]。

在該型號(hào)FLASH 上彈使用前，需進(jìn)行相應(yīng)的壞塊檢測(cè)，確保存儲(chǔ)器的每一個(gè)數(shù)據(jù)塊的工作狀態(tài)，將其壞塊信息寫入程序中，當(dāng)寫入時(shí)先判斷寫入地址的壞塊情況，再寫入該地址，系統(tǒng)上電后，F(xiàn)LASH 工作流程見圖10。

圖10 存儲(chǔ)模塊工作流程

4 試驗(yàn)結(jié)果

彈載組合導(dǎo)航系統(tǒng)硬件平臺(tái)的方案可行性驗(yàn)證是通過制造出實(shí)物后，將實(shí)物直接連接前端的IMU慣性測(cè)量裝置，以及GPS 衛(wèi)星導(dǎo)航板卡，得到相應(yīng)數(shù)據(jù)信息，進(jìn)行驗(yàn)證的。

整個(gè)組合導(dǎo)航系統(tǒng)板卡采用六層PCB 布板，這大大提升了器件的布板效率，提升了板卡的性能，縮小了版卡面積，最后實(shí)際布板面積為62 mm×40 mm，實(shí)際板卡設(shè)計(jì)見圖11。

圖11 組合導(dǎo)航板卡實(shí)物圖

組合導(dǎo)航算法融合了慣性導(dǎo)航算法和衛(wèi)星導(dǎo)航算法，因此，為保證其精度，首先需要對(duì)慣性傳感器進(jìn)行標(biāo)定，得到相應(yīng)的加速度計(jì)和陀螺零位，以及標(biāo)度因數(shù)，通過三軸轉(zhuǎn)臺(tái)對(duì)加速度計(jì)標(biāo)定后得到的結(jié)果，見圖12。

圖12 三軸加速度計(jì)標(biāo)定后結(jié)果

為確保GPS 信號(hào)質(zhì)量，使其保持自然收星狀態(tài)，實(shí)物測(cè)試是在室外進(jìn)行，系統(tǒng)上電后，如果正常工作，會(huì)將相關(guān)數(shù)據(jù)按照編幀格式存儲(chǔ)在系統(tǒng)存儲(chǔ)模塊中。系統(tǒng)下電后，將配套的讀數(shù)盒連接到存儲(chǔ)模塊，然后通過計(jì)算機(jī)內(nèi)置上位機(jī)，讀出數(shù)據(jù)信息，判斷數(shù)據(jù)情況。

經(jīng)過室外靜態(tài)采集數(shù)據(jù)后，通過上位機(jī)按照事先定義好的編幀信息，將數(shù)據(jù)分離，從而得到的慣組陀螺儀數(shù)據(jù)Y軸信息，慣性組件整體處于靜止?fàn)顟B(tài)，陀螺儀的整體輸出在零位附近，這說明慣性數(shù)據(jù)采集正常，陀螺儀Y軸數(shù)據(jù)見圖13。

圖13 陀螺儀Y 軸數(shù)據(jù)

數(shù)據(jù)解算分離后，得到GPS 初始定位信息，以及組合導(dǎo)航解算后的相應(yīng)姿態(tài)位置信息，GPS 定位高程與DSP 內(nèi)部進(jìn)行組合導(dǎo)航解算高程對(duì)比結(jié)果，見圖14。

圖14 GPS 定位數(shù)值與組合導(dǎo)航解算高程對(duì)比圖

數(shù)據(jù)測(cè)量地點(diǎn)在西昌，測(cè)量所在地海拔在1 795 m，經(jīng)過數(shù)據(jù)對(duì)比，可以看出，組合導(dǎo)航處理后的數(shù)據(jù)并沒有與GPS 定位數(shù)值完全一樣，而是圍繞GPS 數(shù)據(jù)波動(dòng)，這是組合導(dǎo)航算法融合GPS 數(shù)據(jù)和IMU 慣性數(shù)據(jù)進(jìn)行計(jì)算的結(jié)果。

且為了模擬真實(shí)的實(shí)驗(yàn)環(huán)境，在實(shí)驗(yàn)中不斷中斷GPS 信號(hào)，讓GPS 模塊重新定位，完成信號(hào)失鎖重補(bǔ)的過程，模擬彈上可能出現(xiàn)的環(huán)境。通過表2可以看出，在400s 內(nèi)的上電過程中，定位高程與當(dāng)?shù)貙?shí)際高程的誤差精度絕對(duì)值最大在3%以內(nèi)，滿足設(shè)計(jì)要求。完全可以保證設(shè)備在彈載環(huán)境下，即便無法收到穩(wěn)定的GPS 定位信息，也可以在短期內(nèi)根據(jù)純慣性算法完成可靠的數(shù)據(jù)解算。

表2 GPS 定位數(shù)值與組合導(dǎo)航計(jì)算高程與實(shí)際高程對(duì)比

基于以上組合導(dǎo)航系統(tǒng)硬件平臺(tái)的室外實(shí)際上電測(cè)試，其數(shù)據(jù)采集前端工作正常，組合導(dǎo)航解算模塊工作正常，F(xiàn)PGA 與DSP 之間數(shù)據(jù)傳輸穩(wěn)定，DSP解算功能正常，數(shù)據(jù)存儲(chǔ)模塊功能正常。

5 結(jié)論

本文針對(duì)彈載環(huán)境下的組合導(dǎo)航硬件平臺(tái)進(jìn)行詳細(xì)的介紹，該平臺(tái)可以在高過載環(huán)境下，滿足小體積、大容量、高速度的要求。通過FPGA 對(duì)前端數(shù)據(jù)采集模塊的控制，以及與DSP 解算模塊的并行數(shù)據(jù)通信，完成了采集和解算數(shù)據(jù)的存儲(chǔ)，為彈體姿態(tài)和定位信息的后期理論分析，提供了非?？煽康臄?shù)據(jù)保障。同時(shí)，該系統(tǒng)具有很強(qiáng)的移植性，除了彈載環(huán)境，還可廣泛用于商業(yè)航天，深海探測(cè)等極端環(huán)境下的數(shù)據(jù)采集以及姿態(tài)計(jì)算。