樂麗琴，賀素霞，周湘貞

(1.黃河科技學(xué)院工學(xué)部，河南 鄭州 450063；2.北京航空航天大學(xué)計算機學(xué)院，北京 100191；3.鄭州升達經(jīng)貿(mào)管理學(xué)院信息工程系，河南 鄭州 451191)

一方面，深亞微米CMOS 工藝的不斷小型化和低功率電池工作器件的要求，使得低電壓模擬電路的設(shè)計面臨更大的挑戰(zhàn)；另一方面，由于高速開關(guān)電容(Switched-Capacitor，SC)模數(shù)變換器(Analog-to-Digital Converter，ADC)的實現(xiàn)需要浮動開關(guān)而變得愈加困難；為了避免采用片上高電壓以及專門的低門限電壓VT選擇，可以在低電壓環(huán)境下使用復(fù)位運放技術(shù)[1－2]來獲得SC 電路的基本功能。但低電壓復(fù)位運放的設(shè)計仍具有挑戰(zhàn)性，特別是當(dāng)所需電源電壓低于由低功率電池工作器件所施加的特定工藝節(jié)點的標(biāo)稱電壓[3]時；此外，許多專用電路技術(shù)如雙采樣[4]、運放共享[5]和相關(guān)雙采樣(Correlated-Double Sampling，CDS)[6]，由于低電壓浮動開關(guān)[7]而不能采用。

在單一ADC 設(shè)計中，采用可切換速度/功率選擇對于需要不同速度的各種應(yīng)用來說也很重要。文獻[8]提出了一種采用0.18 μm CMOS 工藝的12 位125 Msample/s 流水線ADC，盡管在全采樣速率和10.5 MHz 的輸入頻率下，ADC 的有效位數(shù)(Effective Number Of Bits，ENOB)超過11.05 位，但其整體功耗較大；文獻[9]設(shè)計并實現(xiàn)了一種1.2V 7 位125 Msample/s 雙采樣流水線ADC。但其最大信噪失真比(Signal-to-Noise Distortion Ratio，SNDR) 僅 為43.38 dB，而且有效位數(shù)較少僅為6.8 位；文獻[10]提出了一種雙通道可重構(gòu)14 位125 Msample/s 流水線ADC，但芯片總功耗高達461 mW，單通道ADC內(nèi)核功耗高達210 mW；文獻[11]提出了一種用于CZT 成像系統(tǒng)的10 位1 Msample/s 流水線SAR ADC。該ADC 由3 個流水線級構(gòu)成，即2 個基于4位SAR 的乘法數(shù)模變轉(zhuǎn)器(Multiplying Digital-to-Analog Converter，MDAC)和1 個4 位SAR ADC。同時提出了幾種技術(shù)來提高ADC 的性能。但原型芯片采用0.35 μm CMOS 工藝制作，使得芯片面積和動態(tài)功耗變大。

針對現(xiàn)有設(shè)計存在的不足，本文采用6 個方面的新技術(shù)，實現(xiàn)了一種采用0.18 μm CMOS 工藝和金屬－絕緣體－金屬(Metal-insulator-Metal，MiM)電容器選擇實現(xiàn)1.2 V、10 位、60 Msample/s～ 360 Msample/s 六通道的時間交織復(fù)位運放流水線ADC的設(shè)計。

1 提出ADC 的總體架構(gòu)

圖1 所示為本文提出的由6 個時間交織通道構(gòu)成的ADC 的功能框圖。如圖2 所示，每個通道包括1 個60 Msample/s 流水線ADC，1 個前端采樣保持(Sample-and-Hold，S/H)和8 個1.5 位乘法數(shù)模變換器(Multiplying Digital-to-Analog Converter，MDAC)級，以及最后的1 個2 位閃存ADC。該結(jié)構(gòu)包括每個通道中的內(nèi)置數(shù)字糾錯邏輯[12]，可產(chǎn)生一個最終可與輸出數(shù)字多路復(fù)用器(Mux)組合的10 位數(shù)字碼。為了在低電壓環(huán)境中實現(xiàn)輸入解復(fù)用，用一個電阻R(在每個通道前)作為輸入信號的接口。

圖1 本文提出的具有速度可擴展選擇的6 通道時間交織ADC

圖2 單個通道的流水線ADC 結(jié)構(gòu)

功率/速度可擴展選擇是通過選擇性降低未使用通道的功耗來實現(xiàn)的。通道控制器用于激活/切斷各通道中運放的偏置電流，并在時間交織時鐘到達每個通道中的模擬開關(guān)門之前，還使用了NAND門，以避免斷電期間的切換操作；可編程時鐘發(fā)生器自動為不同速度選擇提供相應(yīng)的時鐘相位，來自不同通道的10 位碼字被合并在最后的Mux 中，以形成一組10 位的輸出碼字。

2 具體電路技術(shù)實現(xiàn)

2.1 具有偏移補償?shù)牡蛪弘娮杞鈴?fù)用S/H

由于浮動開關(guān)存在的固有問題，本文提出一種電阻解復(fù)用技術(shù)與一個交叉耦合復(fù)位運放S/H[13]相結(jié)合來提供輸入解復(fù)用，如圖3 中所示。Vcm＝0.9 V 是用于電平移位的直流共模電壓。在第2 階段，開關(guān)S1與電阻R形成分壓器，以衰減節(jié)點Vx＋和Vx－處的輸入信號，從而允許電容器C1放電，產(chǎn)生的信號饋通可以被交叉連接的電容器C2抵消。這樣，輸入信號就在不同通道之間被解耦，從而實現(xiàn)解復(fù)用操作；此外，采用低電壓虛擬地開關(guān)電容共模反饋(Switched Capacitor Common-Mode FeedBack，SCCMFB)技術(shù)來緩解低電壓CMFB 問題，而不采用浮動開關(guān)[7]。

圖3 具有電阻前端解復(fù)用的偏移補償交叉耦合S/H

在時間交織ADC 中，不同通道間的偏移失配在fs/M的倍數(shù)上產(chǎn)生固定的偏移量，其中fs為總的采樣率，M為通道數(shù)。在S/H 中提出的低電壓偏移補償技術(shù)也嵌入在圖3 的電路中。要獲得1 的S/H增益，必須取C1＝C2＝C3＝C。在第1 階段，C2以復(fù)位模式連接在虛擬地之間(圖3 中的Vg＋和Vg－)，從而等效地將2VOS采樣到C2，其中VOS為運放偏移電壓。第2 階段中的電荷守恒方程為:

從而得到:

然而，根據(jù)復(fù)位運放電路的工作，S/H 將在第1階段被復(fù)位(至VOS)，這意味著放電到下一級虛擬地的電荷包可以表示為:

式(3)表明，在不使用任何浮動開關(guān)的情況下，對運放偏移電壓進行了補償。

圖4 所示為采用了偏移補償技術(shù)和未采用偏移補償技術(shù)的低壓電阻解復(fù)用S/H 測得的無雜散動態(tài)范圍(Spurious-Free Dynamic Range，SFDR)?？梢?，在采用了本文的偏移補償技術(shù)后，獲得的SFDR比未采用偏移補償技術(shù)平均提高了約5 dB，能更好地檢測到最小信號，這在轉(zhuǎn)換器過采樣率很高的情況下，能使得復(fù)位運放獲得更好的性能增益。

圖4 采用偏移補償技術(shù)和未采用偏移補償技術(shù)的SFDR 比較

2.2 低電壓增益和偏移補償?shù)腗DAC

由于在整個流水線ADC 中，采用低增益的單級運放會引起非線性，因此本設(shè)計采用低電壓有限增益補償[14]，如圖5 所示。它采用一個輔助放大器來檢測虛擬地增益－誤差電壓，然后將其饋送到輸出端以修正增益誤差。補償方案將有效增益從A1提高到βA1A2，其中β是反饋因子(在本設(shè)計中β＝0.2，且在兩個放大器中均相等)。

圖5 低電壓增益和偏移補償?shù)腗DAC

除了增益補償外，還在MDAC 中設(shè)計了一種偏移補償方案來抑制主放大器和輔助放大器同時產(chǎn)生的偏移誤差。如果VOS1和VOS2分別為主放大器和輔助放大器的偏移量，則對主放大器有:

從而得到:

式中:m＝－1，0，1 依賴于子ADC 的判決。此外，輔助放大器處理來自主放大器和輔助放大器的兩個偏移量(在A2的負(fù)端子處的電壓為VOS1＋VOS2)如下:

從而可得:

對于增益補償，在兩個放大器中采用相同的反饋因子，則下式成立:

最后，通過式(5)～式(8)，在第2 階段中存儲在電容器CL中的電壓為:

在第1 階段中，主MDAC 再一次將重置為VOS1以使CL放電，從而得到得到一個轉(zhuǎn)移到下一級的無偏移電荷。

圖6 為測得的MDAC 的歸一化增益在測試頻率帶寬范圍內(nèi)與作為參數(shù)的流水線級數(shù)k的曲線。

圖6 MDAC 的多級歸一化增益曲線

可以看到，在測試帶寬頻率范圍內(nèi)，即使流水線級數(shù)k增加，MDAC 獲得的增益也基本是穩(wěn)定的，這種結(jié)構(gòu)使得MDAC 的中的電容Cf1在不同的采樣時鐘被分別作為采樣電容和反饋電容，目的是為了提高反饋系數(shù)，因此保證了增益不受損失。

2.3 反饋電流偏置

圖7 所示為主運放電路圖，電路采用高速單級電流鏡像拓?fù)鋵崿F(xiàn)。在全差分結(jié)構(gòu)中采用四端子差動－差分運算放大器。圖中還給出了所設(shè)計的反饋電流偏置，也可應(yīng)用于輔助差動－差分放大器。為了正確工作，M3A的偏置電流是由M2A和M1A之間的電流相減而得到。M1A的偏置電流由尾電流源M0提供，它可以有較大的溝道長度，以實現(xiàn)對工藝變化的精確電流匹配。M2A的溝道長度不能太大，因為M2A的漏極結(jié)電容位于主信號通路，且這種寄生電容會降低相位裕量。由于M2A是一種具有大電流處理能力的PMOS 晶體管，所以這個電容可以與M3A的柵電容相比擬；另一方面，M2A中采用較小的溝道長度將使得由于M3A中柵源電壓VGS的變化而產(chǎn)生的溝道長度調(diào)制效應(yīng)而導(dǎo)致工藝角的大電流擴散，這樣，將在M3A和輸出級晶體管M3B產(chǎn)生很大的電流變化，從而影響運放的轉(zhuǎn)換速率。

圖7 帶有反饋電流偏置的電流鏡像運算放大器

為了解決這個問題，可以通過圖7 中設(shè)計的偏置電路來克服。偏置電路模擬主運放的工作點，即MxZ、MxY是主運放中Mx、MxA－MxD的相應(yīng)比例減小(例如M3Z是M3A到M3D的比例減小)。圖7 還表明了電流關(guān)系，使得能夠更好地理解如何在不同的支路中設(shè)置電流，以及各個晶體管的寬長比W/L；由M3Z、M6Y、M6Z、M2Y和M2Z構(gòu)成的反饋回路保證M2Z和M2A中相同的漏極電壓。由于它們的漏極電壓相同，所以即使采用小的晶體管長度，它們之間的電流匹配對于工藝變化也是精確的；另一方面，對M0Z和M0選擇較大的溝道長度也可在它們之間得到精確的匹配。由于通過M2Z和M0Z的電流是相同的，因此該設(shè)計保證了M2A和M1A之間緊密地跟蹤電流，從而可在小溝道長度下使得M3A的電流變化最小化。

為確保反饋回路為負(fù)，加入了一個額外的電流鏡像對M6Y和M6Z。該反饋回路為單位增益反饋，且回路增益的增益帶寬積為:

考慮漏極寄生效應(yīng)在偏置電路中不是主要的，此外，還有以下兩個非主要極點:

由于主運放中的M2A和M2B晶體管的柵電容較大，故p1?p2且p1嚴(yán)重降低了回路的相位裕量。因此，在M3Z的柵極處加入一個大的NMOS 電容MC1以穩(wěn)定反饋回路。

2.4 低電壓電流模式子ADC

設(shè)計的1.5 位子ADC 包含2 個比較器，最后的2 位子ADC 包含3 個比較器。由于在電流模式下工作，故比較器在電流鏡像中消耗靜態(tài)功率。為了降低靜態(tài)功率，本文提出一種低電壓電流模式的子ADC 結(jié)構(gòu)，如圖8 所示。

圖8 低電壓電流模式2 位子ADC 結(jié)構(gòu)

在其2 位結(jié)構(gòu)中，共享子ADC 中的靜態(tài)電流鏡像。電流鏡像電壓Vbinp和Vbinn是從輸入信號Vinp和Vinn產(chǎn)生的，Vbrefp和Vbrefn是從電源導(dǎo)軌產(chǎn)生的，為比較器提供參考電壓。這些鏡像節(jié)點可以在3 個比較器之間共享，因為3 個比較器中的2 個有相同的閾值和不同的極性(＋/－0.5Vref比較器閾值在2 位級中需要)，而零參考比較器不需要參考電壓。＋/－0.5Vref比較器的過零點確定如下:

由于在1.5 位/級中的最后2 位閃存的偏移容限較大，因此比較器的偏移就很容易在規(guī)定范圍內(nèi)。

圖9(a)為測試2 位子ADC 比較器的輸入波形，圖9(b)為測得的比較器輸出波形?？梢钥吹?，當(dāng)輸入Vinp為2.999 9 V～3.000 1 V，Vinn為2.000 1 V～1.999 9 V 變化的斜坡電壓，Vrefl和Vrefh分別設(shè)置為2 V 和3 V，采樣頻率為60 MHz 時，當(dāng)Vinp電壓比Vrefh高965 nV 時(Vinn比Vrefl低965 nV)，電路輸出為高電平，能分辨的最小電壓差為965 nV。這種結(jié)構(gòu)組合能夠很好地達到優(yōu)化比較的目的和2 位閃存ADC 的性能。

圖9 2 位子ADC 比較器性能

2.5 可編程時序偏差補償?shù)臅r鐘發(fā)生器

除了偏移和增益失配外，各個時間交織通道中的采樣時間失配也會產(chǎn)生調(diào)制邊帶，這將降低ADC的性能。為此，設(shè)計了一個低偏差時鐘發(fā)生器，如圖10 所示，其定時偏差效應(yīng)依賴于公用的主Pre-clk信號作為采樣時刻的判決，它為速度選擇提供正確的時鐘相位，其中，環(huán)形計數(shù)器中的D 觸發(fā)器根據(jù)通道控制器輸出而被旁路。

圖10 可編程低偏差時鐘發(fā)生器

2.6 詳細(xì)電路實現(xiàn)

設(shè)計的ADC 采用0.18 μm CMOS 工藝焊接，采用MiM 電容選擇。

圖11 所示為整個ADC 芯片微縮封裝照片，包括流水線ADC 的6 個通道、時鐘發(fā)生器、Mux 和抽樣器。通道2 和5 共享相同的時鐘總線；片上解耦MOSCAP 用來填充所有未使用的空間，以實現(xiàn)VDD和Vcm的高度解耦；測得的有效面積僅為12.6 mm2。電容沿流水線按比例縮小，MDAC1 和MDAC8 的面積分別為0.32 mm2和0.1 mm2，芯片封裝在一個68個引腳的CQFP 封裝中；采用輸出數(shù)據(jù)抽取的方法對ADC 輸出數(shù)據(jù)進行下采樣。選擇5 作為下采樣因子，避免了它與時間交織通道數(shù)(即1、2、3、4 和6)之間的共同因子，從而使得抽取的數(shù)據(jù)能夠正確地從所有通道中采樣全部數(shù)據(jù)點。

圖11 ADC 芯片微縮封裝照片

3 實驗測試結(jié)果及分析

在對設(shè)計芯片的指標(biāo)進行測試過程中，我們一共試制了3 個批次，時間跨度為半年之久(2018 年4 月～2018 年10 月)。為保證性能穩(wěn)定可靠，每批次試制了3片進行測試。通過對第1 批次和第2 批次性能參數(shù)的測試，發(fā)現(xiàn)整體功耗略偏高，而且有效位數(shù)不穩(wěn)定，經(jīng)過修改設(shè)計，對第3 批次的全部通道選擇的性能進行了測量，其結(jié)果如表1 所示；采用傳統(tǒng)的正弦波柱狀方法[15]對微分非線性(Differential Non-Linearity，DNL)和積分非線性(Integral Non-Linearity，INL)靜態(tài)性能進行測試。圖12 所示為6 個通道(360 Msample/s)ADC 的DNL 和INL 曲線，其他通道數(shù)的結(jié)果也在表1 中給出。從表1 可見，對于全部速度選項(對應(yīng)不同的通道數(shù)量)，其DNL 和INL 都分別在0.8 和1.1 LSB(Least Significant Bit，最低有效位)范圍內(nèi)，且隨著時間交織通道數(shù)量的增加，沒有明顯降低，因為時間交織僅產(chǎn)生失配類型的非理想特性，不影響ADC 的靜態(tài)線性。

表1 ADC 測試性能

圖12 ADC 的DNL 和INL 測量值(6 個通道)

圖13 所示為采樣頻率fs＝360 Msample/s(6 個通道的抽取因子為5)、輸入頻率fin＝25.2 MHz、采用和不采用靜態(tài)增益失配校正的ADC 的FFT 輸出頻譜。從圖13 可見，采用校正的峰值SNDR 由43 dB 提高到了55 dB，SFDR 由46 dB 提高到了66 dB。

圖13 測得的輸出頻譜(fs ＝360 Msample/s)

在不同采樣頻率下，也對ADC 在全部其他速度選項進行了測試。圖14 所示為在fin＝25.1 MHz 時測得的SNDR 與采樣頻率的關(guān)系。從圖14 可以看到，對于每個通道高達60 Msample/s 的全部速度選項來說，ADC 保持SNDR 大于55 dB(具有8.7 個ENOB)，而在較高的采樣頻率時，MDAC 中的沉降誤差限制了ADC 的性能；圖15 所示為fs＝60 Msample/s 每通道時的SDNR 與輸入頻率的關(guān)系，圖15 表明，ADC 具有大于66 MHz 的有效分辨率帶寬。

圖14 fin ＝25.1 MHz 時對于全部速度選項的SNDR 與每個通道采樣頻率的關(guān)系

圖15 全部速度選項的SNDR 與fin的關(guān)系

總之，本文設(shè)計的ADC 相比于現(xiàn)有設(shè)計的主要優(yōu)勢在于:(1)功率/速度的可擴展性；(2)僅使用了標(biāo)稱電源電壓的67%，表明未來CMOS 工藝縮放有很大的空間；(3)全量程輸入范圍；(4)具有中等分辨率的非常高速的運行速度。

4 結(jié)束語

本文提出了一種采用0.18 μm CMOS 設(shè)計的1.2 V、10 位、60 Msample/s～360 Msample/s 速度可擴展的時間交織復(fù)位運放流水線ADC。通過選擇性激活不同通道中的時鐘和偏置電流，從而ADC 具有內(nèi)置的60、120、180、240 Msample/s 和360 Msample/s 的速度可選；在低電壓環(huán)境下，無需片上高壓或自舉開關(guān)，以及專門的電路技術(shù)(如雙采樣或運放共享)，本文提出的ADC 設(shè)計在全部速度選項都有55 dB 的SNDR；此外，提出的全部設(shè)計技術(shù)都具有很高的可擴展性，適用于先進的低電壓深亞微米CMOS。