胥 偉，潘明海，張艷睛

(南京航空航天大學(xué)電子信息工程學(xué)院，江蘇 南京 211100)

由于雷達(dá)偵測場景的復(fù)雜和不確定性，為了更好地對雷達(dá)回波信號進(jìn)行特征識別與分選，擬從時域、頻域和變換域提取目標(biāo)數(shù)據(jù)的多維度特征，為目標(biāo)與干擾認(rèn)知辨識、參數(shù)估計提供特征支持[1－3]。

對于實(shí)時性要求較高的場景，DRFM 系統(tǒng)對雷達(dá)回波信號進(jìn)行采集，并由FPGA 進(jìn)行低維度的快速計算，完成粗略的特征提??；對于實(shí)時性要求不高的場景，通過DRFM 系統(tǒng)對回波信號進(jìn)行大量數(shù)據(jù)的采集并存儲在高速大容量的存儲器中，待需要時通過CPCI 接口上傳至計算機(jī)處理，此時更注重時域、頻域和變換域等細(xì)微特征提取。根據(jù)場景實(shí)際需求，完成兩種方式下參數(shù)特征的提取[4]，二者互補(bǔ)。

非實(shí)時性處理時對存儲器的容量、速度等方面都有較高的要求，由于DRFM 系統(tǒng)平臺上采用的存儲介質(zhì)是一片4GB 存儲容量的DDR3，存儲容量難以滿足現(xiàn)實(shí)的需求，且存儲的數(shù)據(jù)具有掉電易失性，不便于進(jìn)行大容量數(shù)據(jù)的長期存儲分析[5]。相比于DDR3，SDXC 卡存儲介質(zhì)的容量大、體積小、功耗低、速度快、接口簡單且具有非易失性，本文結(jié)合SDXC 卡的優(yōu)勢并針對非實(shí)時性數(shù)據(jù)處理時DRFM對存儲器性能的要求，設(shè)計了一款基于SDXC 陣列的高速大容量的存儲器[6]。

1 系統(tǒng)硬件結(jié)構(gòu)設(shè)計

1.1 高速大容量電路整體設(shè)計

高速大容量的存儲電路主要是在PC 機(jī)的控制下，在某型號工業(yè)控制計算機(jī)內(nèi)實(shí)現(xiàn)與DRFM 硬件平臺進(jìn)行數(shù)據(jù)交換。根據(jù)DRFM 系統(tǒng)內(nèi)數(shù)據(jù)運(yùn)算與存儲的要求，存儲器的設(shè)計需要滿足:(1)存儲容量不小于1TB；(2)讀取速率不低于200 MB/s；(3)CPCI 6U 標(biāo)準(zhǔn)板卡尺寸233.5 mm×80 mm。系統(tǒng)結(jié)構(gòu)組成的總體框圖如圖1 所示，控制器采用的是一片型號為XC6SLX100 的Spartan－6 Family FPGA 芯片，它擁有10 萬個邏輯單元、180 個DSP、600 kB 的RAM資源、326 個可編程IO 管腳、工作頻率500 MHz，足以滿足本設(shè)計的需要。通過FPGA 實(shí)現(xiàn)對10 個通道的SD 卡進(jìn)行讀寫操作和數(shù)據(jù)處理，并且實(shí)現(xiàn)與DRFM系統(tǒng)中的Virtex－5 和Virtex－7 FPGA 分別通過32 位LVDS 線和8 位LVDS 線進(jìn)行數(shù)據(jù)交換。

圖1 高速大容量存儲器系統(tǒng)結(jié)構(gòu)框圖

1.2 SD 卡接口設(shè)計

SD 卡通訊協(xié)議分為SD 模式和SPI 模式。SPI模式是傳統(tǒng)四線模式，只有一根數(shù)據(jù)線，讀寫速率較慢[7]，不能滿足本系統(tǒng)高速的設(shè)計要求。所以本設(shè)計采用4 根并行數(shù)據(jù)傳輸線的SD 模式，此模式下能實(shí)現(xiàn)更快的讀寫速率，并且通過六根信號線與主控器通信，包括一根時鐘線(CLK)、一根命令線(CMD)、四條數(shù)據(jù)線(D3～D0)[8]。SD 模式下，除時鐘線外，其余信號線都為雙向傳輸，因此必須嚴(yán)格控制其傳輸方向的時序。

1.3 PCB 層疊與阻抗設(shè)計

存儲器在高速環(huán)境下工作時，對信號線阻抗要求很高，阻抗設(shè)計不合理會很大程度上影響電路的性能，嚴(yán)重時甚至?xí)?dǎo)致電路失效。而合理的層疊設(shè)計在簡化布局布線的同時，能夠更好地控制信號線特性阻抗。層疊設(shè)計時，電源層和地層盡可能完整，使得信號層能有很好的回流路徑；信號層盡可能與接地層相鄰，電源層盡可能與接地層配對，使得信號層產(chǎn)生的輻射能一定程度上屏蔽；信號層相鄰有參考平面，從而得到更好的信號完整性[9]。阻抗設(shè)計時，高速信號線需要阻抗匹配以減少信號反射，提高信號線的質(zhì)量。

本設(shè)計在綜合考慮PCB 設(shè)計原則和阻抗要求后，最終采用8 層的層疊設(shè)計，其中5 層為信號層，1 層為電源層，2 層為地層，信號線阻抗設(shè)計為單端50 Ω、差分100 Ω，并由專業(yè)阻抗計算軟件Polar Si9000 計算，具體層疊結(jié)構(gòu)和信號線阻抗如表1 所示。

表1 PCB 層疊結(jié)構(gòu)與阻抗

2 SD 總線接口的FPGA 實(shí)現(xiàn)

主控器FPGA 通過SD 總線與SD 卡進(jìn)行數(shù)據(jù)交換，如圖2 所示，包括命令交互和數(shù)據(jù)交互。命令交互時主要包括命令的發(fā)送、響應(yīng)以及命令的CRC7 校驗(yàn)，數(shù)據(jù)交換主要包括數(shù)據(jù)的讀、寫以及數(shù)據(jù)的CRC16 校驗(yàn)。

圖2 SD 總線接口

2.1 CRC 校驗(yàn)

CRC(Cyclic Redundancy Check，循環(huán)冗余校驗(yàn))是檢測信息傳輸是否有誤，m位校驗(yàn)碼是由信息碼除以m＋1 位的生成多項(xiàng)式得到的余數(shù)，并將其緊跟信息碼發(fā)送。接收端將接收數(shù)據(jù)同樣除以m＋1 位生成多項(xiàng)式，若余數(shù)為0，則無誤碼，否則中斷信息傳輸。

SD 卡的命令交互采用7 位的CRC 校驗(yàn)碼，即CRC7，其生成多項(xiàng)式如式(1)。

CRC7 校驗(yàn)方式如圖3，寄存器初始值為0，將CRC[6]與輸入數(shù)據(jù)異或，并將異或值分別賦值給CRC[0]、同時與CRC[2]異或。最后1 位輸入數(shù)據(jù)操作完成后，7 位寄存器中的數(shù)值即為CRC7 校驗(yàn)碼[10]。

圖3 CRC7 校驗(yàn)方式

數(shù)據(jù)交互采用的是16 位的CRC 校驗(yàn)碼，即CRC16，其生成多項(xiàng)式如式(2)。其校驗(yàn)原理與CRC7 相同。

2.2 命令與數(shù)據(jù)交互

SD 總線的命令交互過程是FPGA 將共48 位的起始標(biāo)識位、傳輸方向標(biāo)識、命令索引、命令參數(shù)、CRC7 校驗(yàn)碼和結(jié)束標(biāo)識位通過CMD 線串行發(fā)送給SD 卡，SD 卡接收到命令后會對命令進(jìn)行校驗(yàn)，校驗(yàn)無誤會再通過CMD 線反饋響應(yīng)信號給FPGA，如果有誤，則中斷操作。FPGA 接收到響應(yīng)后，根據(jù)響應(yīng)信號中SD 卡的狀態(tài)進(jìn)行下一步操作。

SD 總線的數(shù)據(jù)交互以數(shù)據(jù)塊為單位進(jìn)行數(shù)據(jù)傳輸，每個數(shù)據(jù)塊默認(rèn)固定為512 字節(jié)，支持單數(shù)據(jù)塊或多數(shù)據(jù)塊的讀寫。當(dāng)FPGA 發(fā)出單數(shù)據(jù)塊或者多數(shù)據(jù)塊讀寫命令，在得到SD 卡正確的響應(yīng)信號后，F(xiàn)PGA 通過使用四條數(shù)據(jù)線進(jìn)行數(shù)據(jù)傳輸，每條數(shù)據(jù)線都會進(jìn)行單獨(dú)的CRC16 校驗(yàn)，若校驗(yàn)碼錯誤，則中斷操作，此次讀寫失敗[11]。

3 SD 卡讀寫

3.1 SD 卡工作流程

SD 卡的上電以后主要進(jìn)行初始化、寫操作或讀操作這三個步驟。初始化階段和讀寫階段是在不同時鐘頻率下完成的，其頻率是100 MHz 的晶振經(jīng)過時鐘管理模塊分頻得來，讀寫時鐘直接影響SD 卡讀寫速度，但是在不同的讀寫模式下，讀寫頻率會有理論值上限。

SD 卡上電以后需要初始化以完成SD 卡內(nèi)部的初始化寄存器設(shè)置工作，主要流程如圖4，主要包括卡的復(fù)位、工作電壓驗(yàn)證、獲取SD 卡的RCA 地址、CID 值等。SD 卡初始化時鐘在100 kHz～400 kHz 之間，時鐘頻率太快可能導(dǎo)致初始化的失敗[12]。

圖4 SD 卡初始化

SD 卡初始化完成以后進(jìn)入數(shù)據(jù)傳輸狀態(tài)，如圖5，在此狀態(tài)下可以先進(jìn)行數(shù)據(jù)位寬轉(zhuǎn)換，使其工作在4 bit SD 模式下，提高讀寫速率，再通過帶有讀寫地址的命令CMD18、CMD25 進(jìn)行多數(shù)據(jù)塊的讀寫，或者CMD17、CMD24 進(jìn)行單數(shù)據(jù)塊的讀寫，單數(shù)據(jù)塊讀寫是多數(shù)據(jù)塊讀寫的一個特例，本文不予討論。當(dāng)數(shù)據(jù)讀寫完成以后發(fā)送CMD12 命令結(jié)束讀寫操作[13]。并重新回到數(shù)據(jù)傳輸狀態(tài)。

圖5 SD 卡數(shù)據(jù)傳輸

3.2 SD 卡多數(shù)據(jù)塊讀寫

多數(shù)據(jù)塊讀操作如圖6 所示，SD 卡接收到包含32 bit 的讀數(shù)據(jù)目標(biāo)地址的命令CMD18，并將數(shù)據(jù)從內(nèi)存搬移至內(nèi)部緩沖區(qū)，搬移完成后發(fā)送給FPGA。FPGA 檢測到數(shù)據(jù)起始位后開始接收數(shù)據(jù)并進(jìn)行CRC 校驗(yàn)，若檢驗(yàn)出錯，則中斷讀過程，否則重復(fù)讀取直到完成所有數(shù)據(jù)塊的讀取，并以CMD12命令結(jié)束讀操作。

圖6 SD 卡多數(shù)據(jù)塊讀操作

多數(shù)據(jù)塊寫操作如圖7 所示，SD 卡接收到包含32 bit 的寫數(shù)據(jù)目標(biāo)地址的命令CMD25，并發(fā)送正確的響應(yīng)給FPGA 后，SD 卡開始接收FPGA 發(fā)出的起始位、數(shù)據(jù)流、CRC16 校驗(yàn)碼以及結(jié)束位，并對512 字節(jié)數(shù)據(jù)流進(jìn)行CRC 校驗(yàn)，若校驗(yàn)不成功則中斷，否則SD 卡會將數(shù)據(jù)搬移至內(nèi)存做存儲。重復(fù)操作直到完成所有數(shù)據(jù)的寫入，并以CMD12 命令結(jié)束寫操作。

圖7 SD 卡多數(shù)據(jù)塊寫操作

4 SDXC 陣列讀寫數(shù)據(jù)同步

本系統(tǒng)高速大容量的設(shè)計指標(biāo)，無法采用單片SD 實(shí)現(xiàn)，故采用多片SD 卡并聯(lián)，組成SD 卡陣列，用面積換得更大的讀取速度和存儲容量。本系統(tǒng)并聯(lián)的SD 卡陣列為了充分發(fā)揮并聯(lián)的優(yōu)勢，每一片SD 卡采用單獨(dú)的SD 總線與FPGA 主控器連接，而不是使用同一個SD 總線，SD 總線拓?fù)淙鐖D1。

在SD 卡陣列中，多片SD 卡數(shù)據(jù)同步是一個關(guān)鍵問題。數(shù)據(jù)存儲時，將AD 采樣的數(shù)據(jù)最終轉(zhuǎn)換為6 路4 位的數(shù)據(jù)塊，如圖8，并將其在發(fā)送給準(zhǔn)備好寫數(shù)據(jù)的SD 卡陣列，需要FPGA 采用fifo 實(shí)現(xiàn)數(shù)據(jù)的緩存以及格式的轉(zhuǎn)換，并嚴(yán)格控制數(shù)據(jù)的分流，充分發(fā)揮存儲器的速度和容量。

圖8 存儲數(shù)據(jù)轉(zhuǎn)換

數(shù)據(jù)讀取時，數(shù)據(jù)不同步會使數(shù)據(jù)格式轉(zhuǎn)換產(chǎn)生錯位，造成亂碼出現(xiàn)。理想情況下，在同一工作時鐘下的SD 卡讀取數(shù)據(jù)應(yīng)該完全同步，但是實(shí)際設(shè)計時，每片SD 卡的傳輸線長度以及SD 卡制造工藝的細(xì)小差異，導(dǎo)致在高速讀取時，SD 卡陣列讀取數(shù)據(jù)無法同步。讀取數(shù)據(jù)不同步可使用異步fifo 進(jìn)行跨時鐘域的轉(zhuǎn)換，解決讀取數(shù)據(jù)同步問題。

5 實(shí)驗(yàn)測試結(jié)果

本存儲電路在綜合考慮了存儲容量、讀取速度以及電路尺寸限制等綜合因素，最終在電路上設(shè)計了10 個SD 卡座，最多可以實(shí)現(xiàn)10 片SD 卡并聯(lián)，硬件設(shè)計平臺如圖9 所示。進(jìn)行系統(tǒng)性能測試時同時使用了6 片容量為256 GB 的SDXC 卡。

圖9 高速大容量存儲器硬件設(shè)計平臺

5.1 存儲器讀寫誤碼率測試

存儲器在進(jìn)行讀取數(shù)據(jù)誤碼率測試時并沒有使用ADC 采樣的數(shù)據(jù)，而是由FPGA 內(nèi)部ROM 里面預(yù)先存放的數(shù)據(jù)作為數(shù)據(jù)源，這樣可方便將存儲器讀取的數(shù)據(jù)與數(shù)據(jù)源做對比，分析誤碼率等情況。實(shí)測時，在ROM 里面存儲了12 288 字節(jié)的偽隨機(jī)碼數(shù)據(jù)[14]，由于外圍電路的限制，使用80 MHz 的時鐘讀取寫入SD 卡陣列中的數(shù)據(jù)，并通過chipscope抓取，如圖10 所示。將讀出數(shù)據(jù)與寫入數(shù)據(jù)進(jìn)行對比發(fā)現(xiàn)，本存儲器數(shù)據(jù)傳輸可靠且無誤碼。但是由于每一片SDXC 卡數(shù)據(jù)傳輸線長度以及制造性能細(xì)小差異的緣故，導(dǎo)致SDXC 卡陣列讀出的數(shù)據(jù)出現(xiàn)了不同步的情況。

圖10 多路不同步數(shù)據(jù)讀取

將讀出數(shù)據(jù)先經(jīng)過異步fifo 緩存256 字節(jié)的數(shù)據(jù)，再用同一個控制信號在同一個時鐘下將數(shù)據(jù)從fifo 讀出，如圖11 所示，經(jīng)過緩存后的數(shù)據(jù)已經(jīng)同步。

圖11 多路同步數(shù)據(jù)讀取

5.2 大容量存儲器硬件系統(tǒng)性能測試

存儲器硬件性能測試時采用信號源輸出100 MHz 的點(diǎn)頻作為測試信號，測試系統(tǒng)平臺如圖12所示。

圖12 系統(tǒng)測試平臺

DRFM 系統(tǒng)在PC 機(jī)的控制下觸發(fā)信號采集命令后ADC 器件開始采集輸入信號數(shù)據(jù)。ADC 完成12 288 字節(jié)數(shù)據(jù)采集以后通過32 位LVDS 差分線存入高速大容量的存儲器，等待PC 機(jī)再次下發(fā)信號重構(gòu)命令后，讀取采集的數(shù)據(jù)并發(fā)送給FPGA Virtex－5，F(xiàn)PGA 再通過CPCI 總線將數(shù)據(jù)回傳給計算機(jī)處理，并進(jìn)行頻譜分析如圖13，從頻域可輕松提取輸入信號的頻率、雜散等信息。

圖13 計算機(jī)目標(biāo)信號參數(shù)分析

6 結(jié)論

經(jīng)過實(shí)際測試可得，本文設(shè)計基于SDXC 卡陣列的高速大容量存儲器系統(tǒng)穩(wěn)定可靠，存儲容量可達(dá)1.5 TB，并且讀取速率可達(dá)234.43 MB/s，完全滿足DRFM 系統(tǒng)對存儲容量和速度的要求。此外，本設(shè)計最多可擴(kuò)容10 片SDXC 卡陣列，實(shí)現(xiàn)更大的存儲容量和讀取速度。同時，本設(shè)計預(yù)留了64 位的IO 接口，因此具有很強(qiáng)的移植性。鑒于SDXC 卡是一種大容量、低成本的高速便捷式存儲設(shè)備，接口數(shù)據(jù)量少，可廣泛應(yīng)用于工業(yè)、消費(fèi)類電子產(chǎn)品等，移植性很強(qiáng)，故本設(shè)計具有切實(shí)的工程應(yīng)用價值。