錢素琴，孫悅

（東華大學，上海，201620）

0 引言

在科學技術(shù)研究和工業(yè)生產(chǎn)的各行各業(yè)中，數(shù)據(jù)采集處理系統(tǒng)應用廣泛，如文獻1將其應用在箭載測控系統(tǒng)中[1]，文獻2將其應用在套管井超聲成像系統(tǒng)中[2]等。數(shù)據(jù)采集作為工業(yè)控制等系統(tǒng)中的重要環(huán)節(jié)，是不可缺少的部分，數(shù)據(jù)采集的性能特點直接影響到整個系統(tǒng)[3]。目前，數(shù)字電路設計在向著高速、超高速的方向發(fā)展，對數(shù)據(jù)采集系統(tǒng)的要求也越來越高。在這樣的背景下，具備高速率采樣的ADC大量涌現(xiàn)，呈現(xiàn)出速度更快、通道更多、數(shù)據(jù)量更大的發(fā)展趨勢[4]。

美國ADI公司設計生產(chǎn)的模數(shù)轉(zhuǎn)換器可廣泛應用在圖像、通信系統(tǒng)以及醫(yī)療超聲波設備中，本文所選用的該公司的AD9226芯片已經(jīng)在一些文獻中有過應用。如在文獻5、6中設計的數(shù)據(jù)采集系統(tǒng)或板卡都達到了40 Msps的采樣率[5][6]，但是其采樣輸入范圍比較小。

本文同樣在AD9226這個芯片的基礎上進行設計，設計方案對輸入范圍進行了改善，將原來的 1V～3V 擴大到了-5V～+5V；同時還考慮到了如果隨意提升傳輸速度，信號傳輸可能會遇到的串擾、噪聲等問題，進行了電源電路的設計。此外，系統(tǒng)控制設計采用FPGA實現(xiàn)，F(xiàn)PGA器件兼有可編程性和高速I/O的技術(shù)優(yōu)勢，可以滿足串行傳輸協(xié)議及演變進化的需求，已經(jīng)成為實現(xiàn)串行接口應用的理想平臺[7]。最終，在FPGA的基礎上對雙通道的高速數(shù)據(jù)采集系統(tǒng)進行了測試驗證，成功采集到了50 Msps的數(shù)據(jù)。

1 電路總框架

本文中基于AD9226的外圍電路設計主要包括衰減電路、AD轉(zhuǎn)換電路和電源電路三部分，總框架如圖1所示。

圖1 電路總框架

從框架中可以看出信號采集的流程是比較簡單明了的：輸入范圍在-5V～+5V內(nèi)的輸入信號，經(jīng)過電位移動及其衰減電路變換到AD9226芯片的信號采集范圍1V～3V，再輸入到AD轉(zhuǎn)換電路完成信號的模數(shù)轉(zhuǎn)換，最后通過FPGA控制傳輸?shù)絇C機。在這個過程中，AD轉(zhuǎn)換電路為點位移動及其衰減電路提供2V的基準電壓，電源電路為其他電路和FPGA供電。

下面對涉及的三部分電路分別進行說明。

2 AD轉(zhuǎn)換電路

這部分的作用是將模擬信號轉(zhuǎn)換成數(shù)字信號，圖2給出了用AD9226實現(xiàn)模數(shù)轉(zhuǎn)換的電路。

圖2 AD轉(zhuǎn)換電路

2.1 AD9226模數(shù)轉(zhuǎn)換器

本文所選的模數(shù)轉(zhuǎn)換器AD9226接口十分方便，其優(yōu)勢在于它具有片內(nèi)高性能采樣保持放大器和參考電壓源，具有信號溢出指示位，并可直接以二進制形式輸出數(shù)據(jù)；另外，AD9226采用的帶有誤差校正邏輯的多級差動流水線式結(jié)構(gòu)，能夠保證在整個工作溫度范圍內(nèi)不失碼，獲得精確的12位數(shù)據(jù)；同時，AD9226還具有較低的功耗和較高的信噪比。

AD9226有28-Lead SSOP和48-Lead LQEP兩種封裝格式，本文的設計中用到的是28腳的芯片。

表1對各個引腳的功能進行了簡單的介紹。

表1 AD9226引腳功能描述

2.2 模數(shù)轉(zhuǎn)換電路分析

圖2中，外部時鐘輸入CLK引腳；采集的信號輸入VINA引腳；BIT1～BIT12引腳輸出模數(shù)轉(zhuǎn)換后的結(jié)果；OTR為溢出標志引腳，該引腳為高電平時，說明輸入信號超出了AD9226量程范圍。

+5V為模擬電壓輸入，3.3V為數(shù)字電壓輸入。GND為數(shù)字地，AGND為模擬地。數(shù)字地和模擬地其實在本質(zhì)上都是地，將二者區(qū)分開主要有兩個原因：一是數(shù)字信號和模擬信號會互相串擾；二是模擬信號對地的要求比數(shù)字信號對地的要求高得多。

SENSE引腳接地，則芯片使用內(nèi)部參考源，該模式下內(nèi)部參考電壓從VREF輸出，大小為2V，這一參考電壓會被提供給衰減電路。

3 電位移動及其衰減電路

AD9226的輸入是有一定范圍要求的，本次設計中參考電壓VREF為2V，芯片可采集1V～3V的信號，都是正值且輸入范圍較小。為了能采集更大范圍的數(shù)據(jù)，就需要在AD模數(shù)轉(zhuǎn)換電路前添加一個電位移動及其衰減電路，電路如圖3所示。在該電路的作用下，能夠?qū)?5V～+5V的電壓轉(zhuǎn)換到1V～3V。

圖3 電位移動及其衰減電路

電路圖左下角輸入VREF基準電壓2V，由AD9226的VREF引腳提供，經(jīng)過電壓跟隨器Ua和反向比例放大器Ub得到-2V的NREF。其中，電壓跟隨器的輸出電壓與輸入電壓是相同的，因為電壓放大器的輸出阻抗一般比較高，通常在幾千歐到幾十千歐，如果后級的輸入阻抗比較小，那么信號就會有相當?shù)牟糠謸p耗在前級的輸出電阻中，所以前面需要電壓跟隨器，一方面提高輸入阻抗，另一方面降低輸出阻抗，從而從中進行緩沖，起到承上啟下的作用。

當ADCIN輸入+5V的電壓時，由R1和R2的阻值可知A點電壓為0.5V，則NREF到B點的電壓差值為2.5V，所以B點和C點的電壓差值也為2.5V，即C點電壓為3V；同理當ADCIN輸入-5V的電壓時，由R1和R2的阻值可知A點電壓為-0.5V，則NREF到B點的電壓差值為1.5V，所以B點和C點的電壓差值也為1.5V，即C點電壓為1V。這樣就使得輸入信號由-5V～+5V衰減到1V～3V，擴大了采集范圍。

4 電源電路

從圖1的電路總框架中可以看出，電源電路需要給其他電路和FPGA供電。結(jié)合圖2和圖3的電路以及FPGA的電壓需求，電源電路部分需要生成-5V及3.3V的電壓；除此之外還要考慮電源的消噪。

3.3V的生成電路用到了常規(guī)的AMS1117電壓轉(zhuǎn)換芯片，本文中不再贅述。下面主要對-5V的生成及消除噪聲的電源轉(zhuǎn)換電路進行說明。

4.1-5V電壓生成電路

本文中借助DC-DC變換器控制電路MC34063來生成-5V的電壓，下面對其進行具體的說明。

4.1.1 MC34063 DC-DC變換器

MC34063是一單片雙極型線性集成電路，專用于直流-直流變換器控制部分。它能使用最少的外接元件構(gòu)成開關式升壓變換器、降壓變換器和電源反相器。其引腳及內(nèi)部框圖如圖4所示。

圖4 MC34063引腳及內(nèi)部框圖

其中，5腳電壓比較器反相輸入端同時也是輸出電壓取樣端。

本文中利用的是MC34063反向變換的功能，將+5V電壓轉(zhuǎn)換為-5V電壓。下面給出反向變換電路，并結(jié)合MC34063內(nèi)部框圖對電源變換進行說明。

4.1.2 反向變換電路

采用MC34063芯片構(gòu)成的開關反壓電路如圖5所示。

圖5-5V電壓生成電路

當芯片內(nèi)部開關管T1導通時，電流經(jīng)MC34063的SC腳、SE腳和電感L1流到地，電感L1存儲能量。此時由C3向負載提供能量。當T1斷開時，由于流經(jīng)電感的電流不能突變，因此，續(xù)流二極管D3導通。此時，L1經(jīng)D3向負載和C3供電(經(jīng)公共地)，輸出負電壓。這樣，只要芯片的工作頻率相對負載的時間常數(shù)足夠高，負載上便可獲得連續(xù)直流電壓。MC34063芯片的內(nèi)部參考電壓值為1.25V，故直流電壓的值為Vout=-1.25(1+R9/R8)=-5V。

4.2 消除噪聲的電源轉(zhuǎn)換電路

在電源電路部分，除了各個電壓值的轉(zhuǎn)換之外，還需要考慮消除噪聲的問題。圖6給出了消除噪聲的電源轉(zhuǎn)換電路。

圖6 消除噪聲的電源轉(zhuǎn)換電路

圖中-5V0是電壓轉(zhuǎn)換電路中生成的電源，-5V是消除噪聲后的電源；GND為數(shù)字地，AGND為模擬地，將二者區(qū)分開來防止數(shù)字信號與模擬信號的串擾。電路中用到的幾個電源信號之間是通過磁珠FB1和FB2來進行消噪的。

磁珠專用于抑制信號線、電源線上的高頻噪聲和尖峰干擾，還具有吸收靜電脈沖的能力。磁珠的功能主要是消除存在于傳輸線結(jié)構(gòu)（電路）中的RF噪聲，RF能量是疊加在直流傳輸電平上的交流正弦波成分，直流成分是需要的有用信號。要消除這些不需要的信號能量，使用片式磁珠扮演高頻電阻的角色（衰減器）。

磁珠有很高的電阻率和磁導率，它等效于電阻和電感串聯(lián)，但電阻值和電感值都隨頻率變化。磁珠起作用的主要方式是在高頻率下利用電感成分反射噪聲，利用電阻成分把噪音轉(zhuǎn)換成熱量，由此達到抑制噪聲的作用；它比普通的電感有更好的高頻濾波特性，在高頻時呈現(xiàn)阻性，所以能在相當寬的頻率范圍內(nèi)保持較高的阻抗，從而提高調(diào)頻濾波效果。

5 測試

本文在FPGA的基礎上對雙通道的AD采樣進行測試驗證。

5.1 采樣時序

AD9226采用單一的時鐘信號來控制內(nèi)部所有的轉(zhuǎn)換，其采樣時序如圖7所示：

圖7 采樣時序

圖中TOD為數(shù)據(jù)延遲時間，最小值為3.5ns，最大值為7.0ns。從圖中可以看出，由于AD9226采用的多級流水結(jié)構(gòu)，其在每個時鐘周期的上升沿捕獲一個采樣值，七個周期以后才可以輸出轉(zhuǎn)換結(jié)果。

5.2 程序主要模塊

本實驗中,程序?qū)⑿盘柊l(fā)生器產(chǎn)生的波形動態(tài)的顯示到軟件Signaltap上,另外把AD采集到的數(shù)據(jù)定時的發(fā)送到串口,電腦上的串口調(diào)試工具上顯示實際采集到的AD數(shù)據(jù)值。

整個程序包含一個頂層模塊 ad9226_test.v 和三個子模塊：AD 轉(zhuǎn)化模塊(ad.v)，數(shù)據(jù)轉(zhuǎn)換模塊(volt_cal.v)，串口發(fā)送程序(uart.v)。其中AD轉(zhuǎn)化模塊ad.v完成AD數(shù)據(jù)的采集；數(shù)據(jù)轉(zhuǎn)換模塊volt_cal.v完成電壓和16進制到十進制的格式轉(zhuǎn)換；串口發(fā)送程序uart.v完成采集數(shù)據(jù)的ASIC 碼的串口數(shù)據(jù)發(fā)送。以下主要介紹采樣相關的AD轉(zhuǎn)化模塊（ad.v）和數(shù)據(jù)轉(zhuǎn)換模塊（volt_cal.v）。

5.2.1 AD轉(zhuǎn)化模塊ad.v

在本實驗中輸出的AD數(shù)據(jù)采集的時鐘頻率為50Mhz，數(shù)據(jù)在時鐘的上升沿采樣。另外AD9226輸出數(shù)據(jù)的高位為bit0，所以程序中需要把數(shù)據(jù)位的次序?qū)Φ挂幌?。下面給出了主要的對倒數(shù)據(jù)位次序的程序。

5.2.2 數(shù)據(jù)轉(zhuǎn)換模塊volt_cal.v

數(shù)據(jù)轉(zhuǎn)換模塊的功能是把AD模塊采集進來的12位的數(shù)據(jù)轉(zhuǎn)化成20位的十進制的電壓數(shù)據(jù)。AD模塊采集進來的12位數(shù)據(jù)最高位為正負符號位，計算電壓得時候需要先把高位的符號位去除，剩余的11位數(shù)據(jù)再轉(zhuǎn)換成電壓值；bcd程序把16位的十六進制的數(shù)據(jù)轉(zhuǎn)化為20位的十進制的數(shù)據(jù)。程序如下：

5.3 測試流程

把雙通道12位的AD采集模塊插入到FPGA開發(fā)板擴展口上。另外需要為12位AD采集模塊提供輸入信號源，這里用AD采集模塊自帶的接口連接輸入通道和外部的信號發(fā)生器，外部信號發(fā)生器產(chǎn)生正選波波形輸入給AD采集模塊，AD采集模塊通過模數(shù)轉(zhuǎn)換成12位的數(shù)字信號給 FPGA。

利用QuartusII軟件進行測試。為了觀察輸入的波形數(shù)據(jù)，向工程中添加一個Signaltap的文件。這里在SignalTap里設置采樣時鐘為系統(tǒng)時鐘50MHz。點擊Autorun Analysis按鈕觸發(fā)signaltap，這時就可以看到AD模塊通道1輸入的正弦波波形了，如圖8所示。

圖8 AD模塊通道1輸入的正弦波

接下來用USB線連接PC機和開發(fā)板上的串口， 再打開串口調(diào)試工具，設置波特率和參數(shù)。再點擊打開串口按鈕，就可以看到程序向PC發(fā)送的兩個通道的AD輸入的電壓值，如圖9所示。

圖9 串口接收到的數(shù)據(jù)

在這里因為AD通道2沒有連接輸入信號，所以顯示的數(shù)據(jù)基本上為0V左右，AD通道1接入的是-5V～+5V的正弦波信號，所以電壓一直在跳變。通過測試可以證明本文中設計的電路是能夠在50Msps下實現(xiàn)采樣功能的。

6 結(jié)論

本文介紹了模數(shù)轉(zhuǎn)換器AD9226，并設計了基于AD9226的外圍電路，主要是在AD轉(zhuǎn)換電路的基礎上提供了相應的電位移動及其衰減電路和電源電路。在該設計方案下將1V～3V的輸入范圍擴大了到-5V～+5V，減小了噪聲干擾。經(jīng)過測試，該方案下能夠成功實現(xiàn)對50Msps數(shù)據(jù)的采集。