張躍軍 韓金亮 張會紅*

①(復(fù)旦大學(xué)專用集成電路與系統(tǒng)國家重點(diǎn)實(shí)驗室 上海 201210)

②(寧波大學(xué)信息科學(xué)與工程學(xué)院 寧波 315211)

1 引言

生物醫(yī)療、射頻識別、無線傳感網(wǎng)絡(luò)與環(huán)境監(jiān)測等應(yīng)用領(lǐng)域通常對芯片的功耗具有苛刻的要求。芯片功耗包括動態(tài)功耗和靜態(tài)功耗。納米級工藝下，芯片靜態(tài)功耗占主導(dǎo)地位，其與電源電壓呈指數(shù)關(guān)系。當(dāng)電源電壓降至亞閾值區(qū)，功耗能夠降低2～3個數(shù)量級，降低電源電壓被認(rèn)為是目前降低芯片功耗最直接且最有效的方法[1，2]。但是標(biāo)準(zhǔn)數(shù)字邏輯電路無法在亞閾值電壓下正常工作。當(dāng)電源電壓下降到閾值電壓附近，電路延時和漏電流急劇增加，電壓傳輸特性(Voltage Transfer Characteristics， VTC)惡化，晶體管驅(qū)動能力失配，導(dǎo)致電路穩(wěn)定性降低且對工藝偏差非常敏感[3—5]。此外，電源電壓的降低可以減少翻轉(zhuǎn)功耗，但會使晶體管在相對較長的時間內(nèi)處于半導(dǎo)通狀態(tài)，從而增大泄漏功耗[6]。在亞閾值區(qū)，受反向短溝道效應(yīng)(Reverse Short Channel Effect， RSCE)和反向窄寬度效應(yīng)(Inverse Narrow Width Effect， INWE)的影響，晶體管的閾值電壓隨著晶體管的溝道尺寸而改變[7]。RSCE和INWE效應(yīng)對亞閾值電路性能影響的好壞與器件尺寸緊密相關(guān)，表現(xiàn)為電路面積、延時和功耗的優(yōu)化或惡化[8]。如何有效地利用RSCE和INWE效應(yīng)，改善亞閾值電路性能，已經(jīng)成為當(dāng)前研究的熱點(diǎn)之一。

在亞閾值數(shù)字標(biāo)準(zhǔn)單元庫設(shè)計及系統(tǒng)設(shè)計方面，研究者已經(jīng)開展相關(guān)研究工作。文獻(xiàn)[9]提出采用MOS管堆疊的擴(kuò)展傳輸門標(biāo)準(zhǔn)單元電路結(jié)構(gòu)，利用堆疊效應(yīng)減少漏電流。在90 nm工藝下仿真驗證，與傳統(tǒng)布爾邏輯電路相比，其漏電流與信號損失得到顯著改善。Lotze等人[10]在固態(tài)電路(Journal of Solid-State Circuits， JSSC)上發(fā)表的施密特型亞閾值標(biāo)準(zhǔn)單元電路設(shè)計技術(shù)，該標(biāo)準(zhǔn)單元電路利用施密特觸發(fā)(Schmitt Trigger， ST)原理改進(jìn)邏輯門電路結(jié)構(gòu)，結(jié)合RSCE效應(yīng)對晶體管尺寸進(jìn)行調(diào)整和優(yōu)化，達(dá)到減少泄漏電流、提升抗噪聲能力、加強(qiáng)魯棒性的目的。Sharma等人[11]提出晶體管的最大電流電容比(Current to Capacitance Ratio， CCR)，優(yōu)化晶體管尺寸，給出CCR最大時的晶體管最佳溝道長度解析表達(dá)式。文獻(xiàn)[12]提出可調(diào)節(jié)的P/N比來優(yōu)化電路版圖，該方法允許每個單元單獨(dú)調(diào)整P/N比，填補(bǔ)標(biāo)準(zhǔn)單元版圖槽口，提高版圖面積利用率。雖然該版圖設(shè)計技術(shù)可以有效降低標(biāo)準(zhǔn)單元的功耗，但P阱和N阱邊界不規(guī)則可能導(dǎo)致芯片良率的降低。

鑒此，通過對已有技術(shù)和亞閾值電路特性的研究，本文提出一種高魯棒性標(biāo)準(zhǔn)單元設(shè)計方法。該方法利用施密特觸發(fā)的遲滯效應(yīng)改進(jìn)標(biāo)準(zhǔn)單元電路結(jié)構(gòu)；然后，采用INWE的最小寬度尺寸調(diào)節(jié)策略與分指版圖設(shè)計方法加強(qiáng)MOS管的驅(qū)動電流并提升電路工作速度；最后，在TSMC 65 nm CMOS工藝下，對所提的標(biāo)準(zhǔn)單元電路進(jìn)行特征化、提取時序與物理參數(shù)，實(shí)現(xiàn)亞閾值標(biāo)準(zhǔn)單元庫并完成ISCAS測試驗證。

2 施密特觸發(fā)邏輯

2.1 施密特觸發(fā)邏輯基本原理

亞閾值電流Isub計算公式如式(1)所示[13]，W和L分別為MOS管的有效溝道寬度和長度，VTH為晶體管閾值電壓，m為體效應(yīng)系數(shù)，VT=kT/q為熱電參數(shù)，I0為方塊漏極電流，e為自然常數(shù)，VGS為柵源電壓，VDS為漏源電壓。從表達(dá)式可知，亞閾值電流與電源電壓呈指數(shù)關(guān)系，隨著電源電壓的降低，亞閾值電流呈指數(shù)級增加。在亞閾值區(qū)，柵極電壓和漏-襯底電壓較小，因此柵泄漏電流和反偏結(jié)的泄漏電流與亞閾值漏電流相比可忽略不計，電路的漏電流主要是亞閾值泄漏電流。

傳統(tǒng)的6T施密特觸發(fā)器如圖1(a)所示，由6個晶體管構(gòu)成，P0， P1為堆疊PMOS管將輸出拉高，N0， N1為堆疊NMOS管將輸出下拉。P2， N2為反饋晶體管，通過輸出信號反饋來提高電路的開關(guān)閾值。當(dāng)輸入信號為0時，VOUT為1，N2導(dǎo)通，將結(jié)點(diǎn)X處的電容上拉至高電平，使得N1的VDS接近零，N1的VGS小于0，如圖1(b)。由式(1)可知，抑制漏電流呈指數(shù)上漲，且N1關(guān)斷的更加徹底，因此亞閾值漏電流大大降低。當(dāng)輸入端從0→1過渡時，反饋晶體管N2通過提高N1的源電位來保持輸出端的邏輯“1”。由于中間結(jié)點(diǎn)X電壓上升，導(dǎo)致N1的VSB大于0， N1的閾值電壓提高，從而產(chǎn)生更高的開關(guān)閾值。對于輸入為1時，VOUT為0， P2打開，節(jié)點(diǎn)Y的電容通過P2放電。此時，P1的VDS接近零，P1的VGS大于0，反饋管P2將結(jié)點(diǎn)Y放電到低電位，從而極大地減少泄漏電流，如圖1(c)。此外，開關(guān)閾值也可以通過1→0輸入轉(zhuǎn)換期間的反饋機(jī)制來提高。

圖1 6T施密特觸發(fā)器及其泄漏路徑

由于P2與N2管的反饋，使得ST的VTC在上升和下降時產(chǎn)生明顯的滯后，該現(xiàn)象稱為遲滯效應(yīng)，如圖2(a)所示。假定NMOS晶體管的閾值電壓為VTN， PMOS晶體管的閾值電壓VTP， KN0， KN2，KP0和KP2為MOS管的器件跨導(dǎo)，VHL和VLH分別為低觸發(fā)電壓和高觸發(fā)電壓，VOH為輸出高電壓，VOL為輸出低電壓。VLH， VHL計算如式(2)和(3)所示

因此，相對于一個無遲滯的靜態(tài)邏輯門，施密特觸發(fā)器顯示出卓越的噪聲抑制能力。噪聲容限之和可能超過電源電壓[14]，如式(4)所示

其中，VNML， VNMH分別為低電平噪聲容限和高電平噪聲容限。對于輸入0，由于NMOS晶體管的弱傳輸“1”特性，結(jié)點(diǎn)X處會出現(xiàn)弱“1”電壓。漏極引起的勢壘降低效應(yīng)(Drain-Induced Barrier Lowering， DIBL)[15]將導(dǎo)致通過N0的漏電流顯著降低。同樣，對于輸入1，由于PMOS晶體管的弱傳輸“0”特性，得益于DIBL效應(yīng)，通過P2的漏電流也顯著降低。圖2(b)為ST與標(biāo)準(zhǔn)反相器的開關(guān)電流比(Ion/Ioff)，該結(jié)果是在TSMC 65 nm CMOS中仿真得到，兩個設(shè)計中的器件具有相同的尺寸[3]?？梢钥闯?，ST的開關(guān)電流比率比傳統(tǒng)反相器的開關(guān)電流比率明顯增高，甚至高出兩個數(shù)量級。ST結(jié)構(gòu)能夠使漏電流顯著減小，并增大Ion/Ioff比率，從而確保電路的高魯棒性。

2.2 施密特觸發(fā)邏輯門電路

傳統(tǒng)的施密特觸發(fā)邏輯門結(jié)構(gòu)，如圖3所示[10]。與常規(guī)邏輯門相比，ST結(jié)構(gòu)采用堆疊方式增加晶體管數(shù)量，并在NMOS和PMOS堆疊處添加反饋管，實(shí)現(xiàn)具有遲滯特性的輸出信號。ST邏輯門的遲滯特性有助于提高亞閾值區(qū)的抗工藝偏差與抗噪聲能力，堆疊效應(yīng)有利于減少漏電流。但是，ST邏輯門的面積開銷較大，扇入數(shù)為n的ST邏輯門的晶體管數(shù)量達(dá)2(2n+1)。此外，ST NOR2上拉網(wǎng)絡(luò)采用4管堆疊模式，ST NOR3上拉網(wǎng)絡(luò)采用6管堆疊模式，堆疊效應(yīng)將急劇增加電路延時。

3 基于施密特觸發(fā)的亞閾值標(biāo)準(zhǔn)單元設(shè)計

3.1 半堆疊式施密特觸發(fā)邏輯門電路

針對上述亞閾值電路的設(shè)計難點(diǎn)與ST邏輯門存在的缺陷，提出一種高魯棒性ST亞閾值電路設(shè)計方法。該方法利用ST邏輯的遲滯效應(yīng)優(yōu)化布爾邏輯門，減少亞閾值電路的漏電流、提高邏輯門的穩(wěn)定性和抗工藝偏差能力。

圖2 6T施密特觸發(fā)器的VTC曲線和開關(guān)電流比率

本文采用半堆疊式ST結(jié)構(gòu)設(shè)計NOR2， NOR3，NAND2， NAND3等邏輯門，電路結(jié)構(gòu)如圖4所示。在NOR2中，電路上拉路徑的堆疊結(jié)點(diǎn)處添加?xùn)艠O反饋P2管，構(gòu)成P型半堆疊式ST結(jié)構(gòu)，如圖4(a)所示。上拉路徑與ST結(jié)構(gòu)具有相同功能，當(dāng)P2與N2管同時導(dǎo)通時，將堆疊結(jié)點(diǎn)處的電容放電，使P1的VDS≈0且VGS＞0。由2.1節(jié)的分析可知，減少上拉路徑的漏電流，并有效提高開關(guān)閾值電壓。在NAND2中，電路下拉路徑的堆疊結(jié)點(diǎn)處添加?xùn)艠O反饋的N2管，構(gòu)成N型半堆疊式ST結(jié)構(gòu)。當(dāng)N2與P2同時導(dǎo)通時，對下拉路徑的堆疊結(jié)點(diǎn)處電容充電，使N0的VDS≈0且VGS＜0，其下拉路徑與ST結(jié)構(gòu)具有相同的遲滯特性。

在NOR3中，上拉路徑中存在兩個堆疊結(jié)點(diǎn)，添加兩個柵極反饋P3， P4管連接到堆疊結(jié)點(diǎn)處，使上拉路徑具有與ST結(jié)構(gòu)功能一致的雙重反饋，同樣地，構(gòu)成P型半堆疊式ST結(jié)構(gòu)。當(dāng)P3與N3同時導(dǎo)通時，對P0與P1的堆疊結(jié)點(diǎn)處電容放電；當(dāng)P4與N4或N5同時導(dǎo)通時，對P1與P2的堆疊結(jié)點(diǎn)處電容放電，使得P1與P2管的柵源電壓提高，從而減少上拉路徑的漏電流。同理，在NAND3的下拉路徑中存在兩個堆疊結(jié)點(diǎn)，添加兩個柵極反饋N3，N4管連接到堆疊結(jié)點(diǎn)處，使下拉路徑構(gòu)成N型半堆疊式ST結(jié)構(gòu)。電路中存在兩條反饋環(huán)路，當(dāng)反饋環(huán)路導(dǎo)通時，使得N0與N1的柵源電壓降低，從而減少下拉路徑的漏電流。由式(2)和式(3)可以推導(dǎo)出NAND3與NOR3的高觸發(fā)電壓VLH和低觸發(fā)電壓VHL，如式(5)、式(6)所示

圖3 施密特觸發(fā)邏輯門

圖4 半堆疊式ST亞閾值邏輯門

從式(2)與式(5)中可知，對于NAND3采用雙重反饋的N型半堆疊式ST結(jié)構(gòu)，其高觸發(fā)電壓VLH與下拉路徑堆疊晶體管的器件跨導(dǎo)有關(guān)，通過調(diào)節(jié)堆疊晶體管的尺寸可以有效地增加VLH的值，從而增加遲滯寬度提升電路穩(wěn)定性。同理，對于NOR3采用雙重反饋的P型半堆疊式ST結(jié)構(gòu)，通過調(diào)節(jié)上拉路徑堆疊晶體管的尺寸，增加電路的遲滯寬度。NAND3與NOR3采用雙重反饋環(huán)路，由于堆疊效應(yīng)的存在與ST結(jié)構(gòu)的特性，與NOR2， NAND2相比，可以有效降低漏電流和增強(qiáng)遲滯，從而提高噪聲容限。此外，NAND2邏輯門中僅需要7個晶體管，與布爾邏輯電路相比僅增加兩個晶體管，而圖3中ST NAND2中的晶體管數(shù)量為10個，從而實(shí)現(xiàn)晶體管數(shù)量減少、面積開銷降低。同時，與ST NAND2相比，提出的NAND2下拉路徑中堆疊的NMOS數(shù)量減少1/2，在面積、傳輸延遲等方面具有優(yōu)勢。同理可得，NAND3， NOR3在晶體管數(shù)量與堆疊管數(shù)量方面也存在一定的優(yōu)勢。

3.2 基于INWE效應(yīng)的電路版圖

由于INWE效應(yīng)的存在，在亞閾值區(qū)較小的器件尺寸具有更大的驅(qū)動電流，相同的器件寬度采用多指版圖結(jié)構(gòu)能有效提升電流效率[16]。半堆疊式ST邏輯門采用最小寬度分指版圖進(jìn)行設(shè)計。在版圖設(shè)計過程中，考慮亞閾值區(qū)的INWE效應(yīng)，對MOS管的寬度進(jìn)行加寬或分指，從而提高或降低MOS管的閾值，加強(qiáng)整體電路的抗噪聲能力。設(shè)計的NAND2與NAND3電路版圖，如圖5所示。在上拉路徑中，無堆疊點(diǎn)MOS管采用兩倍加寬并分指的版圖結(jié)構(gòu)。由于INWE效應(yīng)的存在，寬MOS管具有高閾值電壓，可以提高電路的開關(guān)閾值。對于有堆疊點(diǎn)的下拉路徑，MOS管采用最小寬度分指版圖結(jié)構(gòu)，小寬度的MOS管具有低閾值電壓，可彌補(bǔ)堆疊結(jié)構(gòu)帶來的電路延時。同理，在NOR2與NOR3電路版圖中，下拉路徑采用兩倍加寬并分指版圖結(jié)構(gòu)，上拉路徑采用最小寬度分指版圖結(jié)構(gòu)，如圖6所示。與傳統(tǒng)的ST邏輯門電路相比，提高電路工作速度，降低面積開銷和漏電流。

4 實(shí)驗結(jié)果與分析

4.1 噪聲容限

圖5 NAND電路版圖

為了保證電路穩(wěn)定工作，半堆疊式ST邏輯門必須具備抗干擾能力，以應(yīng)對低電壓下的工藝偏差、電壓波動、電路內(nèi)部與外部的噪聲干擾等。靜態(tài)噪聲容限(Static Noise Margin， SNM)是衡量邏輯單元穩(wěn)定輸出所能承受的最大直流噪聲的重要指標(biāo)[17]。噪聲容限的測量方式有多種，蝶形圖是一種簡單且有效的方法。在上述分析基礎(chǔ)上，該文采用蝶形曲線法對標(biāo)準(zhǔn)單元的SNM進(jìn)行測量[10]。測試電路SNM時，將與非門、或非門采用首尾相接的方式構(gòu)成交叉耦合環(huán)路，圖7(a)所示。所測的兩條VTC曲線構(gòu)成蝶形曲線，在蝶形曲線中能插入的最大正方形邊長即為被測電路的噪聲容限值。如圖7(b)為采用1000次蒙特卡洛仿真的反相器環(huán)電路的蝶形曲線圖。采用上述測試方案，將本文所設(shè)計的邏輯門與TSMC 65 nm標(biāo)準(zhǔn)單元的SNM進(jìn)行比較分析，如圖8所示。從圖中可知，TSMC標(biāo)準(zhǔn)單元SNM與電源電壓比值為16.3%～21.8%，本文所提ST邏輯單元的SNM與電源電壓比值為18.5%～24.8%。與TSMC標(biāo)準(zhǔn)單元相比，所設(shè)計ST邏輯單元SNM提升11.5%～15.3%。

4.2 功耗、延時和面積

在TSMC 65 nm工藝下，設(shè)計基于半堆疊式亞閾值標(biāo)準(zhǔn)單元庫，采用HSPICE軟件進(jìn)行仿真驗證。在同等條件下將所提設(shè)計與同類技術(shù)在功耗、延時、功耗延時積(Power Delay Product，PDP)和面積等方面進(jìn)行比較。簡便起見，僅就NAND2，XNOR2的對比仿真結(jié)果展開分析。以Cov表示TSMC 65 nm工藝庫單元，ST表示傳統(tǒng)的施密特邏輯門，opt表示采用INWE尺寸調(diào)節(jié)策略優(yōu)化的電路版圖。

不同設(shè)計方案下NAND2， XNOR2的功耗情況如圖9(a)所示。與Cov_NAND2和文獻(xiàn)[3]相比，NAND2_本文在0.45 V電壓下的功耗分別降低7.17%和21.3%，在電壓低于0.45 V時，功耗有更顯著的降低。由于文獻(xiàn)[3]中的NAND2在輸入信號切換時，存在NMOS同時導(dǎo)通的情況，導(dǎo)致電源到地的直流通路，增大電路功耗。與文獻(xiàn)[10]相比，在電壓為0.30～0.45 V時，NAND2_本文功耗降低20%～30%。采用半堆疊式ST結(jié)構(gòu)設(shè)計的XNOR2在電壓接近0.45 V時，與Cov相比功耗降低15.6%。所提出的半堆疊式P型與N型ST結(jié)構(gòu)能有效地減少電路的漏電流，進(jìn)而減少電路的總功耗。

圖6 NOR電路版圖

圖7 SNM測試電路與蝶形圖

圖9(b)比較不同設(shè)計方案下兩種門電路的傳輸延時。可以看出，隨著VDD的減小，電路延時急劇增加，當(dāng)VDD從0.6 V降低到0.3 V時，電路延時最大可增加3×數(shù)量級。由于ST結(jié)構(gòu)的遲滯效應(yīng)與堆疊效應(yīng)，與其它電路相比，ST_NAND2[10]具有最大的電路延時。與ST_NAND2相比，ST_NAND2_opt在相同電路結(jié)構(gòu)下延時降低，同樣的Cov_NAND2_opt的延時也降低，表明最小寬度多指版圖設(shè)計方法的有效性。由于采用半堆疊式ST結(jié)構(gòu)與最小寬度多指版圖設(shè)計NAND2，與ST_NAND2_opt相比，其NMOS管的堆疊數(shù)量減少1/2，在0.45 V電壓時電路延時減小約54.4%。同理，由于遲滯效應(yīng)的存在，相比于Cov_XNOR2_opt，XNOR2_本文延時略有增加。

圖8 不同邏輯單元的靜態(tài)噪聲容限

圖9(c)為門電路的PDP對比曲線，隨著電源電壓的降低，電路的延時迅速惡化，PDP呈現(xiàn)上升的趨勢。由于ST_NAND2[10]的延時惡化最大，在0.3 V-0.6 V電壓變化范圍內(nèi)具有最大的PDP。NAND2_本文與Cov_NAND2_opt電路相比，PDP的增加始終保持在小幅度范圍，但是可靠性與穩(wěn)定性得到提升。與文獻(xiàn)[3]相比，由于NAND2_本文的延時相近，但功耗改善較大，PDP保持在較低的范圍內(nèi)。這表明所提出的半堆疊式ST結(jié)構(gòu)邏輯門在亞閾值區(qū)的速度和功耗方面進(jìn)行了更好的優(yōu)化。圖9(d)為電路的面積開銷情況，以Cov_NAND2與Cov_NOR2面積為1×，NAND2_本文與NOR2_本文的面積為1.14×，額外面積開銷為14%；N A N D 3_本文與N O R 3_本文的面積分別為2.14×和2.29×，額外面積開銷分別為65%和77.5%；XNOR3_本文的面積為1.86×，額外面積開銷別為30%。

4.3 ISCAS測試電路

圖9 改進(jìn)的ST電路與標(biāo)準(zhǔn)單元的延時、漏流、PDP及面積的對比

表1 基準(zhǔn)測試電路驗證與對比

為了進(jìn)一步驗證單元庫的有效性，比較綜合后的電路性能，選取ISCAS基準(zhǔn)測試電路中的5個典型電路作為測試對象[18]。為了便于對比分析，對每個測試電路分別采用兩種單元庫進(jìn)行電路綜合，兩種單元庫分別為亞閾值標(biāo)準(zhǔn)單元庫和TSMC 65 nm標(biāo)準(zhǔn)單元庫(簡寫為Cov_lib庫)。在綜合過程中，采用相同的工藝條件(TT工藝角、溫度為27 ℃、工作電壓為0.6 V)，采用相同類型的標(biāo)準(zhǔn)單元和驅(qū)動能力，綜合后分別進(jìn)行延時、功耗和面積的比較分析，比較結(jié)果如表1所示。從表中數(shù)據(jù)可得，本文設(shè)計的亞閾值標(biāo)準(zhǔn)單元庫：(1)延時平均減少7.71%，最大減少12.9%(c3540)，最小減少3.6%(c432)；(2)功耗平均減少15.8%，最大減少23.6%(c7552)，最小減少8.04%(c499)；(3)面積平均增大24.84%，最大增加32.5%(c432)，最小增加14.3%(c7552)。由于Cov_lib庫是臺積電公司提供的，在亞閾值電壓下晶體管尺寸及電路結(jié)構(gòu)未經(jīng)優(yōu)化，綜合后電路的延時大大增加，而本文設(shè)計的單元庫可以改善延時過大的問題。同時，平均功耗的大幅度降低，驗證了半堆疊結(jié)構(gòu)減少泄漏電流的有效性。

5 結(jié)束語

在對亞閾值電路工作特點(diǎn)、納米級效應(yīng)與施密特觸發(fā)電路結(jié)構(gòu)研究的基礎(chǔ)上，結(jié)合INWE的版圖尺寸優(yōu)化方法，本文提出一種半堆疊式ST結(jié)構(gòu)的標(biāo)準(zhǔn)單元電路設(shè)計方案。從電路和版圖兩方面對標(biāo)準(zhǔn)單元進(jìn)行優(yōu)化，采用堆疊結(jié)點(diǎn)處添加反饋管的方式構(gòu)建類施密特觸發(fā)邏輯門，采用最小寬度的多指方法設(shè)計門電路版圖，實(shí)現(xiàn)亞閾值電路的開關(guān)閾值提高、泄漏電流降低、增強(qiáng)穩(wěn)定性與魯棒性。實(shí)驗結(jié)果表明，所設(shè)計的邏輯門電路在延時、功耗、PDP和可靠性等方面均有明顯的改善。在TSMC 65 nm工藝下完成物理庫、時序庫和邏輯庫，將其應(yīng)用于ISCAS進(jìn)行邏輯綜合和測試驗證，結(jié)果表明采用亞閾值單元庫在延時和功耗提高顯著。