張建勛，楊 釗，虞名海，胡衛(wèi)生，義理林

(1.上海交通大學(xué) 區(qū)域光纖通信網(wǎng)與新型光通信系統(tǒng)國家重點實驗室，上海 200240;2.中國人民解放軍66389部隊，鄭州 451100)

0 引 言

信息技術(shù)的飛速發(fā)展在給人們的生活帶來便利的同時，也給信息安全帶來了嚴(yán)峻挑戰(zhàn)。自20世紀(jì)以來，混沌現(xiàn)象[1]和混沌同步[2]相繼被發(fā)現(xiàn)和提出，將混沌現(xiàn)象應(yīng)用在保密通信中成為人們?nèi)諠u關(guān)注的問題[3-7]。但在已提出的混沌保密光通信方案中，接收端都需要采用與發(fā)射端參數(shù)完全一致的激光器來產(chǎn)生同步的混沌載波，這種同步方式結(jié)構(gòu)復(fù)雜，很難在實際中得到應(yīng)用。2019年，上海交通大學(xué)使用光電光混沌的加密方式，通過神經(jīng)網(wǎng)絡(luò)建模的方法獲得加密信號和混沌載波之間的函數(shù)關(guān)系，進(jìn)而提出了在數(shù)字域上實現(xiàn)混沌同步解密的方案，實驗采用10 GHz帶寬的混沌信號，通過訓(xùn)練后的神經(jīng)網(wǎng)絡(luò)實現(xiàn)了對20和32 Gbit/s信號的解密[8]，但只是進(jìn)行了離線實驗驗證。到目前為止，還沒有使用基于神經(jīng)網(wǎng)絡(luò)同步的方式進(jìn)行實時混沌保密通信實驗的報道。

本文使用電路混沌對基于神經(jīng)網(wǎng)絡(luò)的同步進(jìn)行實時驗證?；诂F(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)產(chǎn)生混沌信號對傳輸信號進(jìn)行加密，在發(fā)射端分別獲取混沌和加密信號，利用神經(jīng)網(wǎng)絡(luò)進(jìn)行離線監(jiān)督訓(xùn)練，獲取網(wǎng)絡(luò)結(jié)構(gòu)參數(shù)后，基于數(shù)字信號處理(Digital Signal Processing， DSP)Builder工具箱搭建神經(jīng)網(wǎng)絡(luò)模型，并移植到FPGA中進(jìn)行混沌同步，達(dá)到信號實時解密的目的。

1 實驗設(shè)計

1.1 基于FPGA的混沌信號產(chǎn)生

連續(xù)混沌系統(tǒng)是由微分方程描述的非線性動力系統(tǒng)。本文通過洛倫茲方程生成連續(xù)混沌信號作為保密通信的載波。洛倫茲混沌系統(tǒng)的連續(xù)狀態(tài)方程如下：

該常微分方程組是科學(xué)家洛倫茲在研究大氣對流模型時所提煉的三維方程及由其表現(xiàn)的“蝴蝶效應(yīng)”動力行為而得出的。式中：x、y和z為變量；t為時間；a、b和c為系統(tǒng)參數(shù)。當(dāng)系統(tǒng)參數(shù)設(shè)置為a=10，b=28，c=8/3時，系統(tǒng)將處于混沌狀態(tài)。

通過對洛倫茲狀態(tài)方程進(jìn)行等價變化，選擇合適的模擬非線性電子器件，可以用模擬電路來產(chǎn)生洛倫茲混沌信號。但這種方法比較復(fù)雜，所需電子器件較多，增加了線路之間的干擾，并且更容易受到外界因素的影響，增加了混沌系統(tǒng)的不穩(wěn)定性。相比于模擬電路，以FPGA為平臺產(chǎn)生混沌信號更加簡單直接，可移植性強(qiáng)，并且基于混沌系統(tǒng)的初值敏感性，可以隨時改變系統(tǒng)初值，使混沌系統(tǒng)的運動軌跡發(fā)生巨大變化，增加了破譯的難度，進(jìn)而增強(qiáng)了保密通信系統(tǒng)的安全性。

由于洛倫茲混沌系統(tǒng)是對連續(xù)狀態(tài)的描述，而FPGA只能處理離散化的數(shù)字信號，所以使用FPGA產(chǎn)生洛倫茲混沌信號時必須把系統(tǒng)的狀態(tài)方程離散化，這樣得到的混沌系統(tǒng)的運動軌跡會接近真實的混沌運動軌跡[9]。在狀態(tài)方程離散化以后，使用DSP Builder工具箱來進(jìn)行混沌生成模型的硬件設(shè)計。DSP Builder是一個系統(tǒng)級和算法級設(shè)計工具，它架構(gòu)于Matlab/Simulink軟件之上，對FPGA進(jìn)行方便、快捷和高效的DSP，具有很強(qiáng)的可視化，方便設(shè)計中功能的仿真與驗證，極大簡化了基于FPGA的DSP系統(tǒng)和算法的設(shè)計流程。根據(jù)離散化的狀態(tài)方程，調(diào)用DSP Builder工具箱中的元件搭建混沌生成模型。功能仿真通過后，使用信號編譯(Signal Complier)模塊將混沌生成模型轉(zhuǎn)換成.qip(Quartus IP)文件，在Quartus II中進(jìn)行例化和編譯，下載到FPGA進(jìn)行硬件調(diào)試，最終產(chǎn)生混沌信號，混沌信號波形(變量x和z)和混沌吸引子(x-z)如圖1所示。

圖1 洛倫茲混沌信號和混沌吸引子

1.2 混沌加密和解密結(jié)構(gòu)

本文使用洛倫茲混沌的變量z信號采取混沌掩蓋的方式對信號進(jìn)行加密。加密結(jié)構(gòu)如圖2所示，用任意波形發(fā)生器(Arbitrary Waveform Generator, AWG)產(chǎn)生一個10 Mbit/s的隨機(jī)非歸零碼(Not Return to Zero, NRZ)信號，與FPGA經(jīng)數(shù)模轉(zhuǎn)換器(Digital to Analog Converter， DAC)產(chǎn)生的洛倫茲混沌信號進(jìn)行耦合，生成混沌掩蓋加密信號。

圖2 混沌加密結(jié)構(gòu)

本文使用的洛倫茲混沌信號帶寬為100 MHz，混沌信號和傳輸信號的掩蓋比例(幅度峰峰值之比)為8∶1，這樣既可以使信號完全隱藏在混沌信號中，而且基本不改變混沌信號的原始結(jié)構(gòu)，如圖3所示。

圖3 混沌加密信號

基于神經(jīng)網(wǎng)絡(luò)對非線性系統(tǒng)的強(qiáng)大擬合能力，用神經(jīng)網(wǎng)絡(luò)對洛倫茲狀態(tài)方程進(jìn)行建模。使用示波器(Tektronix MSO64)采集DAC輸出的混沌信號作為神經(jīng)網(wǎng)絡(luò)的目標(biāo)輸出，耦合器輸出的混沌加密信號作為神經(jīng)網(wǎng)絡(luò)的輸入，加密信號速率為100 Mbit/s，示波器的采樣率設(shè)置為312.5 MS/s，與模數(shù)轉(zhuǎn)換器(Analog to Digital Converter，ADC)的單通道采樣率保持一致?；煦缧盘柡图用苄盘柛鞑杉? 250 000個數(shù)據(jù)點，并將前80%的數(shù)據(jù)作為訓(xùn)練集，后20%的數(shù)據(jù)作為測試集，使用全連接神經(jīng)網(wǎng)絡(luò)進(jìn)行離線訓(xùn)練。神經(jīng)網(wǎng)絡(luò)解密結(jié)構(gòu)如圖4所示。只要神經(jīng)網(wǎng)絡(luò)同步出來的混沌波形與目標(biāo)混沌波形相似度足夠高，就能通過減法運算得到所需要解密的信號[10]。

圖4 神經(jīng)網(wǎng)絡(luò)解密結(jié)構(gòu)

本文使用的全連接神經(jīng)網(wǎng)絡(luò)由一個包含64個神經(jīng)元的輸入層、20個神經(jīng)元的隱藏層以及1個神經(jīng)元的輸出層組成，使用ReLU作為神經(jīng)網(wǎng)絡(luò)的激活函數(shù)f(x)。訓(xùn)練迭代次數(shù)為100，學(xué)習(xí)率設(shè)置為0.001。

使用FPGA對信號進(jìn)行解密時，將耦合器輸出的混沌加密信號輸入到ADC進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)據(jù)使用第3代雙倍速率同步動態(tài)隨機(jī)存取內(nèi)存(Double Date Rate 3 Synchronous Dynamic Random Access Memory, DDR3 SDRAM)進(jìn)行存儲，編寫控制命令讀取數(shù)據(jù)并在FPGA中進(jìn)行神經(jīng)網(wǎng)絡(luò)運算，運算結(jié)果經(jīng)DAC后輸出。硬件加密和解密結(jié)構(gòu)如圖5所示。

圖5 硬件加密和解密結(jié)構(gòu)

2 實驗驗證及結(jié)果分析

2.1 神經(jīng)網(wǎng)絡(luò)離線訓(xùn)練

使用采集到的混沌信號和加密信號，通過全連接神經(jīng)網(wǎng)絡(luò)的訓(xùn)練，相似度可以達(dá)到98%以上，信號解密誤碼率為0。圖6所示為基于神經(jīng)網(wǎng)絡(luò)同步的混沌波形和目標(biāo)混沌波形相似度比較，其中，RC為目標(biāo)混沌，YC為神經(jīng)網(wǎng)絡(luò)同步的混沌。

圖6 目標(biāo)混沌波形和基于神經(jīng)網(wǎng)絡(luò)同步的混沌波形及相似度比較

2.2 基于DSP Builder的功能驗證

神經(jīng)網(wǎng)絡(luò)離線訓(xùn)練完成后，獲取該網(wǎng)絡(luò)結(jié)構(gòu)的模型參數(shù)，主要包括隱藏層、輸出層的權(quán)值和偏置等。使用DSP Builder工具箱進(jìn)行全連接神經(jīng)網(wǎng)絡(luò)模型的搭建。

對于64-20-1的全連接神經(jīng)網(wǎng)絡(luò)來說，輸入層64個神經(jīng)元分別與隱藏層20個神經(jīng)元相對應(yīng)的權(quán)值進(jìn)行乘法運算，隱藏層每個神經(jīng)元對應(yīng)的64個乘法結(jié)果進(jìn)行累加運算，然后與對應(yīng)偏置值相加，經(jīng)過激活函數(shù)的非線性處理后，作為輸出層的輸入，與輸出層神經(jīng)元相對應(yīng)的權(quán)值進(jìn)行乘法運算，最后與偏置相加后輸出?；谏窠?jīng)網(wǎng)絡(luò)各層之間的串行特性，使用流水線結(jié)構(gòu)處理的方法，即先進(jìn)行輸入層-隱藏層的運算，再進(jìn)行隱藏層-輸出層的運算，確保大量數(shù)據(jù)計算的準(zhǔn)確性，同時節(jié)省了硬件資源。

根據(jù)全連接神經(jīng)網(wǎng)絡(luò)的結(jié)構(gòu)和算法流程，調(diào)用DSP Builder工具箱中乘累加器、乘法器、加法器和多路復(fù)用器來實現(xiàn)神經(jīng)元的輸入和乘加運算，通過計數(shù)器模塊來實現(xiàn)神經(jīng)網(wǎng)絡(luò)計算的全局控制，激活函數(shù)ReLU通過比較模塊和常數(shù)0來實現(xiàn)，將權(quán)值以mat文件的形式存儲于只讀存儲器(Read Only Memory，ROM)中，通過1個6 bit的計數(shù)器生成地址信號進(jìn)行讀取，權(quán)值、偏置和中間數(shù)據(jù)的存儲、計算采取4Q20(即4個整數(shù)位、20個小數(shù)位)的定點小數(shù)格式，保證了計算的精度，同時也避免數(shù)據(jù)溢出。添加系統(tǒng)時鐘為100 MHz，采取固定步長的方式對模型進(jìn)行編譯仿真，從而得出與神經(jīng)網(wǎng)絡(luò)離線訓(xùn)練相同效果的混沌波形。經(jīng)過計算分析，解密信號的誤碼率為0，目標(biāo)混沌波形和基于DSP Builder同步的混沌波形及相似度對比如圖7所示。

圖7 目標(biāo)混沌波形和基于DSP Builder同步的混沌波形及相似度比較

2.3 基于FPGA的實時測試

功能仿真驗證通過后，使用FPGA進(jìn)行硬件調(diào)試。FPGA使用Altera公司Stratix V系列的5SGXEA7K2F40C2，配合1片5.0 GS/s的ADC(EV8AQ160)和兩片2.5 GS/s的DAC(AD9739)。ADC采用單通道模式，采樣率為312.5 MS/s，采樣精度為8 bit。神經(jīng)網(wǎng)絡(luò)模塊的時鐘為100 MHz，使用2 Gbyte的DDR3 SDRAM(MT41J256M16)對數(shù)據(jù)進(jìn)行存儲，通過Verilog HDL代碼采用狀態(tài)機(jī)讀寫的方式編寫DDR3 SDRAM的控制邏輯，配合使用先進(jìn)先出(First-in First-out， FIFO)邏輯模塊，保證數(shù)據(jù)存儲前后速率和位數(shù)的匹配。從DDR3 SDRAM讀取的混沌加密信號根據(jù)全局控制命令進(jìn)行神經(jīng)網(wǎng)絡(luò)運算，同時，將讀取的混沌加密信號經(jīng)過延遲模塊，與神經(jīng)網(wǎng)絡(luò)同步得到的混沌信號做減法運算，通過判決模塊后，經(jīng)過DAC輸出得到解密信號，解密信號誤碼率為6.4×10-4。使用相關(guān)系數(shù)來評估解密信號與原始傳輸信號的相似性，定義為

圖8 解密信號波形及與原始信號相關(guān)曲線

神經(jīng)網(wǎng)絡(luò)模塊工作于100 MHz的時鐘下，其功能主要通過乘加運算實現(xiàn)，對乘法器資源要求較高。FPGA內(nèi)嵌256個DSP塊，每個DSP 塊可實現(xiàn)兩個18 bit×18 bit的乘法和加法。由于本文采用流水線結(jié)構(gòu)處理的方法，大大節(jié)約了資源的使用率。FPGA的主要資源使用情況如表1所示。

表1 FPGA資源使用情況

2.4 結(jié)果分析

從離線訓(xùn)練和DSP Builder仿真的結(jié)果看，神經(jīng)網(wǎng)絡(luò)對洛倫茲混沌具有良好的同步效果，對10 Mbit/s的NRZ信號解密能達(dá)到零誤碼，混沌同步相似度較高。對于基于FPGA的混沌實時同步與信號解密，雖然受限于ADC的采樣精度，解密信號的誤碼率仍然在1×10-3以下，仍能達(dá)到較好的同步效果。因此，在采用混沌掩蓋方式的保密通信中，可在接收端將提前訓(xùn)練好的神經(jīng)網(wǎng)絡(luò)同步模型集成到硬件中進(jìn)行同步解密，不需要增加額外的同步信道，并且能夠簡化接收端的結(jié)構(gòu)，降低信息被竊取破譯的風(fēng)險。

3 結(jié)束語

本文提出了利用FPGA生成混沌信號，在發(fā)射端對信號進(jìn)行加密，在接收端基于FPGA實現(xiàn)神經(jīng)網(wǎng)絡(luò)算法來達(dá)到混沌同步，實現(xiàn)了10 Mbit/s信號的實時加密與解密，解密信號的誤碼率在1×10-3以下。但是，本文使用的混沌載波為電路產(chǎn)生的混沌信號，混沌帶寬有限，難以加密高速率信號。相比于電路混沌來說，全光混沌具有更復(fù)雜的非線性動力學(xué)特性，帶寬更寬，能夠進(jìn)行高速率信號的加密傳輸。隨著更多乘法器資源FPGA的應(yīng)用，基于FPGA可實現(xiàn)更大規(guī)模的神經(jīng)網(wǎng)絡(luò)應(yīng)用，從而實現(xiàn)更高速率和更長距離的混沌加密實時傳輸。