(中北大學(xué) 儀器與電子學(xué)院，太原 030051)

0 引言

隨著慣性導(dǎo)航系統(tǒng)技術(shù)的飛速發(fā)展，人們對(duì)導(dǎo)航系統(tǒng)高精度精準(zhǔn)定位提出了越來(lái)越高的要求[1]。傳統(tǒng)加速度計(jì)受溫度影響大，抗干擾能力差，精度低；為了提高定位的精確度，系統(tǒng)采用石英撓性加速度計(jì)，該加速度計(jì)具有高精度，抗干擾能力強(qiáng)的特點(diǎn)，是慣性導(dǎo)航系統(tǒng)和指導(dǎo)系統(tǒng)中不可缺少的關(guān)鍵器件之一。在尋北儀導(dǎo)航系統(tǒng)中，為了提高對(duì)加速度計(jì)采集數(shù)據(jù)的轉(zhuǎn)換精度，系統(tǒng)采用A/D轉(zhuǎn)換與I/F轉(zhuǎn)換兩種電路分別對(duì)加速度計(jì)采集的數(shù)據(jù)進(jìn)行轉(zhuǎn)換。I/F轉(zhuǎn)換技術(shù)是將電流信號(hào)轉(zhuǎn)換成電壓信號(hào)，然后將電壓信號(hào)轉(zhuǎn)換成頻率信號(hào)，該技術(shù)的特點(diǎn)是：轉(zhuǎn)換范圍大，轉(zhuǎn)換精度高，受溫度影響小，適用于中、高精度慣導(dǎo)系統(tǒng)；A/D采集系統(tǒng)與I/F采集系統(tǒng)相比，它的功耗低，電路結(jié)構(gòu)簡(jiǎn)單。兩種系統(tǒng)將各自采集的加速度數(shù)據(jù)送至FPGA進(jìn)行數(shù)據(jù)處理、編幀，最后通過(guò)串口發(fā)送到上位機(jī)進(jìn)行顯示比較兩種系統(tǒng)的轉(zhuǎn)換精度、穩(wěn)定性。

1 系統(tǒng)硬件設(shè)計(jì)

系統(tǒng)硬件部分主要由FPGA芯片XC7Z020主控、2路石英撓性加速度計(jì)信號(hào)、A/D信號(hào)調(diào)理電路、A/D驅(qū)動(dòng)模塊、A/D轉(zhuǎn)換模塊、I/F轉(zhuǎn)換電路、V/F轉(zhuǎn)換模塊等模塊組成。軟件部分主要由A/D控制模塊、I/F處理模塊、FIFO模塊、編幀模塊、串口發(fā)送模塊組成。石英撓性加速度計(jì)通過(guò)信號(hào)調(diào)理電路以及I/V轉(zhuǎn)換電路，將電流信號(hào)轉(zhuǎn)換成電壓信號(hào)，用于A/D模數(shù)轉(zhuǎn)換以及V/F轉(zhuǎn)換所需的電壓信號(hào)；系統(tǒng)采用外部電源機(jī)給石英撓性加速度計(jì)提供+15 V，-15 V以及-5 V電源，采用電腦給系統(tǒng)板提供5 V電源,通過(guò)穩(wěn)壓芯片AMS1117-3.3、REF5025、REF3012將5 V轉(zhuǎn)換成3.3 V、2.5 V、1.25 V直流電源，負(fù)責(zé)給所需模塊供電。系統(tǒng)設(shè)計(jì)總體框圖如圖1所示。

圖1 系統(tǒng)總體框圖

1.1 A/D參考電壓源

系統(tǒng)采用石英撓性加速度計(jì)采集的數(shù)據(jù)，需要高精度的A/D轉(zhuǎn)換器進(jìn)行采集處理，而高精度A/D轉(zhuǎn)換器完成數(shù)據(jù)轉(zhuǎn)換需要穩(wěn)定的參考電壓源[2]。設(shè)計(jì)采用高精度穩(wěn)壓源REF3012來(lái)生成A/D參考電壓源，REF5025的電壓精度達(dá)到0.05%，溫度漂移最低達(dá)到3 ppm/ ℃；REF5025的電壓精度達(dá)到0.05%,溫度漂移最低達(dá)到3 ppm/ ℃。系統(tǒng)通過(guò)REF5025將外部電源5 V轉(zhuǎn)換成2.5 V,作為AD7693最理想的參考電壓基準(zhǔn)源。A/D參考電壓源如圖2所示。

圖2 A/D參考電壓源

1.2 信號(hào)調(diào)理電路

石英撓性加速度計(jì)輸出的信號(hào)是電流信號(hào)，為了滿足A/D轉(zhuǎn)換要求，需要將電流信號(hào)轉(zhuǎn)換成電壓信號(hào)。由于加速度計(jì)輸出的電流信號(hào)在-5 mA～+5 mA之間進(jìn)行變化，而AD7693的參考電壓為2.5 V，為了滿足A/D采集的信號(hào)在0～5 V之間變化，系統(tǒng)采用OPA4340運(yùn)算放大器進(jìn)行調(diào)理，將加速度計(jì)的電流信號(hào)轉(zhuǎn)換成電壓信號(hào)，并將轉(zhuǎn)換后的電壓進(jìn)行1.25 V的零位偏置，從而得到輸入的電壓范圍為0～2.5 V。OPA4340主要完成電壓跟隨器的功能，該功能具有輸入阻抗高、輸出阻抗低的特點(diǎn)，在OPA4340的輸出端設(shè)置一個(gè)低通濾波器，該截止頻率為15 KHz，為了濾除高頻信號(hào)對(duì)加速度計(jì)信號(hào)的干擾。信號(hào)調(diào)理電路如圖3所示。

圖3 信號(hào)調(diào)理電路

1.3 A/D驅(qū)動(dòng)電路

為了提高AD7693的轉(zhuǎn)換精度，系統(tǒng)采用ADA4941-1完成輸入電壓的驅(qū)動(dòng)功能[3]。將該驅(qū)動(dòng)電路的額差分輸出電壓輸出到AD7693的差分輸入端。加速度計(jì)通過(guò)信號(hào)調(diào)理電路輸出的電壓范圍為0～2.5 V，經(jīng)過(guò)ADA4941-1的第8引腳將加速度計(jì)信號(hào)輸入到A/D驅(qū)動(dòng)電路中，由圖得， ADA4941-1的第4引腳OUT+為Vop，第5引腳OUT-為Von。施加到REF引腳不影響OUT+引腳上的電壓。因此，輸出之間可能存在所需的輸出共模電壓。當(dāng)計(jì)算輸出電壓時(shí)，必須同時(shí)考慮差分和共模輸出電壓來(lái)避免不可預(yù)想的差分偏移[4]。

(1)

(2)

則ADA4941-1的差分輸出電壓為：

(3)

由此可見(jiàn)A/D驅(qū)動(dòng)電路的差分輸出電壓與加速度計(jì)輸出信號(hào)之間的關(guān)系。A/D驅(qū)動(dòng)電路如圖4所示。

圖4 A/D驅(qū)動(dòng)電路

1.4 A/D轉(zhuǎn)換電路

系統(tǒng)采用AD7693作為A/D數(shù)據(jù)采集系統(tǒng)的核心控制器件，該器件是16位、電荷再分配、差分輸入、逐次逼近型的A/D模數(shù)轉(zhuǎn)換器件[5]，該器件是與ADA4941-1驅(qū)動(dòng)芯片配合使用，該系統(tǒng)的A/D采樣頻率為300 kHz。設(shè)計(jì)中，AD7693的VDD端接5 V電源，VIO端接3.3 V，REF端接2.5 V，IN+和IN-兩端分別接ADA4941-1的OUT+和OUT-端，從而實(shí)現(xiàn)信號(hào)差分輸入，SDI、SCK、SDO、CNV分別與FPGA的引腳相連，在整個(gè)采樣轉(zhuǎn)換期間，SDI端一直處于高電平，SCK端由FPGA提供10 MHz的時(shí)鐘信號(hào)，AD7693采樣與否取決于CNV端，當(dāng)CNV端處于高電平時(shí)，該器件對(duì)IN+和IN-端引腳之間的電壓差進(jìn)行采樣，兩引腳之間的電壓差在0到VREF之間變化[6]。采樣的值在0～2*VREF變換，A/D轉(zhuǎn)換電路如圖5所示。

圖5 A/D轉(zhuǎn)換電路

1.5 I/V轉(zhuǎn)換電路

由于加速度計(jì)輸出的是電流信號(hào)，為了得到所需的頻率信號(hào)，需要將電流信號(hào)轉(zhuǎn)換成電壓信號(hào)[7]。系統(tǒng)采用LF356運(yùn)算放大器，在LF356的VIN-端接加速度計(jì)電流信號(hào)以及-5 V電源，然后將VIN-端和OUTPUT端連接，VIN+端接地。

(4)

由此設(shè)計(jì)出反向加法電路，當(dāng)RF和RE都為1 K時(shí)，VOUT=5-I×1 000，由于加速度計(jì)輸出的電流信號(hào)為-5～5 mA,所以VOUT的變化范圍為0～10 V。I/V轉(zhuǎn)換電路如圖6所示。

圖6 I/V轉(zhuǎn)換電路

1.6 V/F轉(zhuǎn)換電路

系統(tǒng)采用LM331將LF356輸出的電壓信號(hào)轉(zhuǎn)換成FPGA能夠監(jiān)測(cè)的周期脈沖信號(hào)，VS電源端接15 V，參考電壓源接0 V，THRESH和IOUT端接下拉電阻，F(xiàn)OUT端接3.3 V的上拉電阻，該器件溫度漂移最大達(dá)到50 ppm/ ℃，輸出頻率最大范圍為1 Hz～100 KHz[8]。V/F轉(zhuǎn)換電路如圖7所示。

由圖可得，

(5)

FOUT的變化范圍在1 Hz～70 kHz。

圖7 V/F轉(zhuǎn)換電路

1.7 串口發(fā)送電路

FPGA將加速度計(jì)采集的信號(hào)通過(guò)RS232串口發(fā)送至上位機(jī)，從而比較A/D采集系統(tǒng)與I/F采集系統(tǒng)的優(yōu)劣。RS232采用負(fù)邏輯進(jìn)行傳送數(shù)據(jù)，規(guī)定邏輯“1”的電平為-5 V～-15 V，邏輯“0”的電平為+5 V～+15 V。選用該電氣標(biāo)準(zhǔn)的目的在于提高抗干擾能力，增大通信距離[9]。系統(tǒng)采用MAX232作為傳輸芯片，芯片的第7引腳T2OUT與DB9的第2引腳RX端相連，芯片的第8引腳R2IN端與DB9的第3引腳TX端相連，從而完成FPGA與上位機(jī)的串口通信。串口發(fā)送電路如圖8所示。

圖8 串口發(fā)送電路

2 系統(tǒng)軟件設(shè)計(jì)

FPGA程序是在Vivado中通過(guò)Verilog語(yǔ)言編寫(xiě)完成的[10]。采用A/D控制模塊以及I/F處理模塊分別同時(shí)對(duì)兩路加速度計(jì)信號(hào)進(jìn)行采樣，然后將處理的數(shù)據(jù)有序存儲(chǔ)在FIFO模塊中，等FIFO模塊存儲(chǔ)的數(shù)量滿足一定條件時(shí)，將FIFO模塊中的數(shù)據(jù)有序讀到編幀模塊中，通過(guò)編幀模塊，從而區(qū)分加速度計(jì)1信號(hào)與加速度計(jì)2信號(hào)，最后，將編幀好的數(shù)據(jù)通過(guò)RS232串口發(fā)送到上位機(jī)。

2.1 A/D控制模塊

系統(tǒng)中A/D控制模塊采用狀態(tài)機(jī)進(jìn)行時(shí)序控制，狀態(tài)機(jī)分為4個(gè)狀態(tài)，分別為空閑狀態(tài)、A/D轉(zhuǎn)換狀態(tài)、數(shù)據(jù)獲取狀態(tài)、數(shù)據(jù)輸出狀態(tài)4個(gè)狀態(tài)[11]。A/D的采樣速率為300 kHz,采樣時(shí)鐘頻率是由系統(tǒng)時(shí)鐘頻率50 MHz通過(guò)5分頻得來(lái)的。A/D在空閑狀態(tài)時(shí)，分別讓AD7693芯片CNV端的信號(hào)拉低，讓SDI端置成高電平，對(duì)轉(zhuǎn)換計(jì)數(shù)的寄存器置零，對(duì)獲取A/D數(shù)據(jù)個(gè)數(shù)的寄存器置零；在A/D轉(zhuǎn)換狀態(tài)，將CNV端置高，并對(duì)CNV端所處高電平的時(shí)間進(jìn)行計(jì)數(shù)，當(dāng)高電平所處時(shí)間達(dá)到3 μs時(shí)，將CNV端拉低，并將狀態(tài)跳轉(zhuǎn)到數(shù)據(jù)獲取狀態(tài)；在數(shù)據(jù)獲取狀態(tài)，獲取A/D轉(zhuǎn)換的時(shí)鐘周期為20 ns,通過(guò)SDO端將A/D轉(zhuǎn)換的數(shù)據(jù)存儲(chǔ)到FPGA的臨時(shí)存儲(chǔ)器中，等16位數(shù)據(jù)全部存儲(chǔ)到臨時(shí)存儲(chǔ)器中時(shí)，狀態(tài)跳轉(zhuǎn)到數(shù)據(jù)輸出狀態(tài)；在數(shù)據(jù)輸出狀態(tài)，將臨時(shí)存數(shù)器存儲(chǔ)的A/D轉(zhuǎn)換數(shù)據(jù)輸入到FIFO控制模塊中，從而供FIFO控制模塊對(duì)其進(jìn)行編幀處理。A/D轉(zhuǎn)換控制模塊流程圖如圖9所示。

圖9 A/D轉(zhuǎn)換控制模塊流程圖

2.2 I/F處理模塊

由于I/F模塊輸出的頻率范圍是1 Hz～70 kHz,系統(tǒng)的時(shí)鐘頻率為50 MHz,可以滿足對(duì)I/F模塊輸出的頻率進(jìn)行采樣。

圖10 等精度測(cè)量仿真圖

等精度測(cè)頻系統(tǒng)的RTL圖如圖11所示。先初始化，基準(zhǔn)時(shí)鐘信號(hào)clk_fx的頻率為50 MHz，基準(zhǔn)時(shí)鐘信號(hào)計(jì)數(shù)器Fx_cnt為0，門控信號(hào)GATE為0，被測(cè)信號(hào)計(jì)數(shù)器Fs_cnt為0。為了避免FPGA內(nèi)部觸發(fā)器發(fā)生亞穩(wěn)態(tài)，需要對(duì)輸入的被測(cè)信號(hào)打兩拍，從而能使FPGA能夠精確的檢測(cè)到被測(cè)信號(hào)的上升沿，當(dāng)FPGA檢測(cè)到被測(cè)信號(hào)的上升沿時(shí)，開(kāi)始使門控信號(hào)GATE使能，從而使基準(zhǔn)使能信號(hào)Fx_cnt_en和被測(cè)使能信號(hào)Fs_cnt_en使能，基準(zhǔn)信號(hào)計(jì)數(shù)器Fx_cnt與被測(cè)信號(hào)計(jì)數(shù)器Fs_cnt開(kāi)始計(jì)數(shù)，為了提高被測(cè)信號(hào)的精度，系統(tǒng)提高門控信號(hào)的使能時(shí)間，從而降低基準(zhǔn)信號(hào)對(duì)被測(cè)信號(hào)精度的影響[15]。當(dāng)門控使能信號(hào)達(dá)到一定時(shí)間時(shí)，將門控使能信號(hào)GATE拉低，然后獲取基準(zhǔn)信號(hào)計(jì)數(shù)器Fx_cnt和被測(cè)信號(hào)計(jì)數(shù)器Fs_cnt的計(jì)數(shù)值，從而根據(jù)公式:

圖11 等精度測(cè)頻系統(tǒng)的RTL圖

(6)

由此推出：

(7)

從而得出被測(cè)信號(hào)的頻率值，根據(jù)被測(cè)信號(hào)頻率的變化，以此來(lái)判斷加速度計(jì)的變化。

2.3 編幀模塊

由于采集的數(shù)據(jù)是兩路加速度計(jì)的信號(hào)，為了使加速度計(jì)輸出信號(hào)便于FPGA處理以及在串口調(diào)試助手后便于數(shù)據(jù)分析，需要將兩路數(shù)據(jù)進(jìn)行適當(dāng)編碼[16]，從而能夠通過(guò)串口調(diào)試助手分析兩路加速度計(jì)的變化情況。2路數(shù)據(jù)幀結(jié)構(gòu)如表1所示。

表1 2路數(shù)據(jù)幀結(jié)構(gòu)

3 測(cè)試結(jié)果及分析

系統(tǒng)采用的石英撓性加速度計(jì)的測(cè)量范圍在15 g，偏值小于5 mg,溫度系數(shù)小于30 μg/ ℃。采用離心機(jī)對(duì)兩個(gè)石英撓性加速度計(jì)在相同環(huán)境下進(jìn)行擺動(dòng)測(cè)試。表2為石英撓性加速度計(jì)A/D采集數(shù)據(jù)，表3位石英撓性加速度計(jì)I/F采集數(shù)據(jù)。

表2 石英撓性加速度計(jì)A/D采集數(shù)據(jù)

表3 石英撓性加速度計(jì)I/F采集數(shù)據(jù)

由上述兩表可知，I/F采集系統(tǒng)和A/D采集系統(tǒng)在相同條件下，當(dāng)離心機(jī)使兩個(gè)撓性加速度計(jì)都處于-15 g的情況下，理論情況下，由兩者采集系統(tǒng)的理論公式可得，A/D采集系統(tǒng)采集的電壓為5 V, I/F采集系統(tǒng)輸出的頻率為70 kHz, 由表可知，實(shí)際情況下，A/D采集系統(tǒng)采集的電壓為4.935 V，I/F采集系統(tǒng)采集的頻率為69.996 kHz,可得轉(zhuǎn)換兩者的轉(zhuǎn)換精度分別為98.7%和99.99%；當(dāng)離心機(jī)是兩個(gè)撓性及速度計(jì)都處于10 g的情況下，理論情況下，由兩者采集系統(tǒng)的理論公式可得，A/D采集系統(tǒng)采集的電壓為1 V, I/F采集系統(tǒng)輸出的頻率為10 kHz, 由表可知，實(shí)際情況下，A/D采集系統(tǒng)采集的電壓為0.954 V，I/F采集系統(tǒng)采集的頻率為10.165 kHz,可得轉(zhuǎn)換兩者的轉(zhuǎn)換精度分別為95.4%和98.38%；并且I/F采集系統(tǒng)采集頻率的范圍是1 Hz～70 kHz, A/D采集系統(tǒng)采集的電壓范圍是0.001～5 V，所以I/F采集的數(shù)據(jù)變化范圍大，精度更高，靈敏度更好。

4 結(jié)束語(yǔ)

通過(guò)對(duì)石英撓性加速度計(jì)A/D采集系統(tǒng)和I/F采集系統(tǒng)的對(duì)比研究，分別從硬件模塊和軟件模塊兩方面對(duì)測(cè)試系統(tǒng)進(jìn)行全面闡述。通過(guò)在串口調(diào)試助手上觀察數(shù)據(jù)變化，結(jié)果證明I/F采集系統(tǒng)占用資源少，采集數(shù)據(jù)靈敏度高，精度高，易用于尋北儀導(dǎo)航系統(tǒng)的測(cè)試。