唐 博，李 璐

(四川九洲空管科技有限責任公司，四川 綿陽 621000)

0 引言

射頻數(shù)字化是指天線接收到的射頻信號只經(jīng)過限幅、濾波、放大，直接進入高速AD采樣，極大減少了接收機的硬件復雜度、降低了模擬器件噪聲、溫度漂移及器件個體差異對接收信號的影響。射頻數(shù)字化接收解調(diào)是指射頻采樣后的數(shù)據(jù)在數(shù)字領域進行解調(diào)，解調(diào)頻率、方式用程序?qū)崿F(xiàn)，修改靈活方便，是軟件無線重要的解決方案[1]。

射頻數(shù)字化接收解調(diào)的概念提出較早，但由于AD采樣頻率及后端信號處理器性能的限制，一直無法真正實現(xiàn)。隨著集成電路的行業(yè)的發(fā)展，高速AD芯片的采樣頻率上升至數(shù)吉每秒，這為射頻數(shù)字化采樣提供了硬件支持；新一代的FPGA芯片集成了豐富的乘法器資源、邏輯資源、豐富的信號處理IP，加之高度并行的處理方式，為射頻采樣后信號的高速解調(diào)提供高性能處理平臺。

1 總體設計

1.1 總體構(gòu)架

射頻信號進入數(shù)字化接收機后，首先進行限幅、濾波、放大，對射頻信號進行調(diào)理。調(diào)理后的信號經(jīng)過多路抗混疊濾波器將射頻信號分為多個子頻帶[2-3]。子頻帶劃分應充分考慮以下幾方面原則：

(1)分析L波段內(nèi)各領域頻帶使用情況，避免有用頻帶處于濾波器邊緣；

(2)頻帶劃分不宜太多，但應充分結(jié)合帶通采樣理論，防止頻帶太寬造成采樣后數(shù)據(jù)信噪比降低。

硬件構(gòu)架如圖1所示[4-5]。

圖1 射頻數(shù)字化通用接收機硬件構(gòu)架

由于高速AD器件量化位數(shù)一般在12位以下，單片AD進行射頻采樣無法滿足某些運用領域接收大動態(tài)的要求。在射頻領域，無法對射頻信號進行對數(shù)壓縮，為了提高數(shù)字化接收機動態(tài)范圍，擬采用兩片AD通道拼接的方式。

FPGA完成數(shù)字領域射頻信號的濾波解調(diào)，接收頻率、帶寬、解調(diào)方式由控制接口向FPGA發(fā)送控制數(shù)據(jù)實現(xiàn)。

1.2 AD采樣頻率選擇

要實現(xiàn)寬帶信號射頻采樣，首先得選擇合適的A/D采樣頻率，采樣頻率過低會引起信號頻譜混疊，且采樣后信號頻譜需保留足夠大的過渡帶，減輕濾波器的設計難度[6]。帶通信號的頻譜如圖2所示。

圖2 帶通采樣信號頻譜變換原理圖

根據(jù)帶通采樣定理：一個頻帶限制在(fL，fH)的頻率信號X(t)，用采樣率fS進行帶通采樣，得到的頻譜為以fS的整數(shù)倍對原始信號進行頻譜搬移的結(jié)果[7]，當fS滿足式(1)，可以使得采樣后搬移的信號頻譜不產(chǎn)生混疊[8]。

其中，m=2，3，…，fH/B；B=fH-fL。

fS的取值考慮以下因素[9]：

(1)fS越高，量化噪聲會平均分布至更寬的頻帶，相對降低了基底噪聲，在盡可能情況下，fS越高越好；

(2)為了便于FPGA內(nèi)部解調(diào)過程中的濾波、混頻，多相抽取后的單個濾波器的數(shù)據(jù)率應小于FPGA最大處理頻率；

(3)為了保證解調(diào)結(jié)果的正確性、解調(diào)后脈沖寬度的準確性，采樣后目標頻率在0～fS頻帶內(nèi)的搬移結(jié)果應大于碼元速率的頻率兩倍。

且fS應選擇滿足條件的fS范圍偏大的值，避免選擇邊界值，以免造成濾波器過渡帶過窄，增加濾波器設計難度。

1.3 AD動態(tài)擴展

單片射頻采樣AD采樣位數(shù)一般在12位以內(nèi)，無法滿足雷達運用領域?qū)邮諜C高動態(tài)的要求。為了提高接收動態(tài)，射頻前端功分為兩路后，信道被分為A、B兩路并擁有不同增益，增益差設計為36 dB。用雙路AD實現(xiàn)雙通道大、小信號并行采集。兩路采樣數(shù)據(jù)在FPGA內(nèi)完成拼接，去除冗余信息后，合并為一路信號參與后續(xù)處理，如圖3所示。

圖3 雙路AD采集數(shù)據(jù)FPGA中拼接輸出處理流程

根據(jù)兩路采集通道增益差，F(xiàn)PGA對接收數(shù)據(jù)實時判斷信號幅度，以正確選擇其中一路A/D數(shù)據(jù)進行解調(diào)。以AD量化位數(shù)為12位為例，數(shù)據(jù)切換方法如下：

其中SDATA為通道選擇后的AD采樣數(shù)據(jù)，數(shù)據(jù)位數(shù)為18位。X為設定門限值。當AD1采樣值小于(4 095-X)時，選擇AD1的采樣數(shù)據(jù)用于后端處理；當AD1采樣值大于等于(4 095-X)時，由于兩通道增益差為36 dB，因此采用AD2采樣數(shù)據(jù)左移6位用作后端處理。

其中，A路數(shù)據(jù)用作小信號接收，B路數(shù)據(jù)用作大信號接收。通過通道延時補償，可以控制通道相位的一致性，補償后的AD理論接收動態(tài)由原來的72 dB增加至108 dB，擴展了接收機動態(tài)。

2 FPGA軟件設計

2.1 FPGA軟件總體架構(gòu)

FPGA軟件總體架構(gòu)如圖4所示，主要分為AD接口、信道分離、信號解調(diào)三個部分。AD接口主要完成對AD芯片的控制、AD數(shù)據(jù)的接收、通道補償、時鐘補償、通道拼接；信道分離采用多相抽取帶通濾波的方式，提取有用頻率信號；信號解調(diào)主要完成通用正交解調(diào)算法的實現(xiàn)，包括正交混頻、低通濾波、抽樣判決、碼反變換、相位輸出。

圖4 FPGA軟件總體架構(gòu)

信道分離個數(shù)及信道劃分方式由FPGA接口控制命令指定。通常情況下接收機同時只解調(diào)一個窄頻段信號，因此信道分離可以只分離出一個信道，信號解調(diào)也只處理一個信道。

2.2 信道分離

雖然帶通采樣可以將采樣頻率降低，但對于一個寬帶信號，采樣頻率降低會造成采樣結(jié)果信噪比降低[10]。因此必須在盡可能的情況下，提高采樣頻率。

射頻AD的采樣頻率能夠到數(shù)吉每秒，如此高速的數(shù)字信號，無法采用常規(guī)的數(shù)字濾波器或者數(shù)字混頻進行濾波和下變頻處理。由于采樣信號是一個帶通信號，若單獨對采樣信號抽取，降低數(shù)據(jù)率后再進行濾波操作，會造成信號頻譜混疊。

多相濾波理論能很好地解決高速信號濾波降速及信道分離的難題[11-12]。由于新一代的FPGA芯片具有豐富的乘法器資源，結(jié)合FPGA并行的處理方式，使得射頻采樣信號的多相濾波能夠在FPGA內(nèi)部輕松實現(xiàn)。多相濾波結(jié)構(gòu)如圖5所示[13]。

圖5 多相濾波結(jié)構(gòu)

多相濾波是將通用數(shù)字濾波器的傳輸函數(shù)H(z)分解為多個不同相位的組，不同相位組對應時間上延遲后的抽取數(shù)據(jù)。由于抽取后的數(shù)據(jù)率得到降低，單個濾波器的計算速度也隨之降低，最終將對各濾波器輸出結(jié)果累加，得到低速率濾波結(jié)果。

由于射頻信號經(jīng)過多相濾波器要實現(xiàn)信道分離的作用，且濾波器需具有線性相位，因此建議采用FIR濾波器。

由于抽取后的數(shù)據(jù)率一般也在100 M/s以上，因此FIR濾波器需采用流水線并行計算的結(jié)構(gòu)，如圖6所示[13]。

圖6 流水線并行FIR濾波器

圖6中的累加計算可與乘法運算一道采用集成乘法與累加的IP核實現(xiàn)，XILINX新一代的FPGA芯片集成的DSP48乘法器自帶累加功能，工作時鐘可達400 MHz以上，如圖7所示[14]。

圖7 DSP48乘法累加器流水線處理示意

2.3 信號解調(diào)

當下級主控設備指定采樣頻率和解調(diào)頻率后，F(xiàn)PGA內(nèi)頻點搬移模塊開始計算解調(diào)頻點信號通過帶通采樣后的搬移頻點(0～fs/2內(nèi))。計算得到的頻率信息傳送給數(shù)字DDC模塊，合成兩路相位相差90°的本振信號。該本振信號通過與采樣得到的射頻數(shù)字信號混頻，產(chǎn)生兩路正交的寬頻帶信號，目標解調(diào)頻點信息被搬移到基帶，如圖8所示[15]。

圖8 單信道信號解調(diào)原理框圖

3 結(jié)論

L波段寬帶射頻數(shù)字化接收解調(diào)極大提高了接收機的通用性和可靠性，并可獲取更加準確的數(shù)字相位信息。通過改變FPGA解調(diào)軟件配置，可輕松改變頻帶內(nèi)各頻點的接收和解調(diào)，真正實現(xiàn)了L波段軟件無線電設計。由于L波段射頻數(shù)字化接收機完全以軟件化方式修改接收頻點和解調(diào)方式，極大降低接收機的開發(fā)成本和研制周期，具有較強的實用意義。需要注意的是，增加接收機前端接收帶寬會降低系統(tǒng)的解調(diào)靈敏度，因此在工程開發(fā)時應結(jié)合實際可能的應用范圍，減少濾波器接收頻率帶寬，以提高接收機的性能。