王 寧

（中國空空導(dǎo)彈研究院，河南 洛陽 471009）

0 引 言

目前，射頻部分的開發(fā)在現(xiàn)代電子系統(tǒng)中變得越來越重要。在各種軍民用電子產(chǎn)品無線化發(fā)展趨勢下，承載著信息通路作用的射頻通道越來越復(fù)雜，同時對減小體積和增加功能有著越來越迫切的需求[1]。傳統(tǒng)的分立式射頻器件芯片集成化在一定程度上可以滿足技術(shù)要求，但在射頻通道通用化、復(fù)雜化、可擴(kuò)展性等方面尚存在問題，只能通過不斷堆砌硬件來增加功能，以滿足要求。軟件無線電作為一種已經(jīng)成熟的理論體系，在當(dāng)前設(shè)計中的應(yīng)用越來越廣泛。但是受限于器件的發(fā)展水平，理想化的軟件無線電構(gòu)架一直未能實現(xiàn)。隨著近年來高速AD/DA的器件采樣速率不斷提高、功耗和體積不斷減小、性能和應(yīng)用不斷成熟，接近理想化的軟件無線電構(gòu)建已經(jīng)具有可行性[2,3]。將軟件化的靈活性、可重構(gòu)、可擴(kuò)展，敏捷開發(fā)等特點引入射頻開發(fā)中，必將對以后的射頻開發(fā)帶來顛覆性的改變。這種構(gòu)架可在硬件上進(jìn)行平臺的統(tǒng)一，減少分立系統(tǒng)的器件冗余和電路重復(fù)，能夠有效提升可靠性。在功能性方面，通過軟件化開發(fā)實現(xiàn)功能綜合開發(fā)、電磁信號統(tǒng)一管理，具體應(yīng)用可擴(kuò)展和重構(gòu)，大大提高了開發(fā)成果的繼承性和復(fù)用性，在未來的射頻開發(fā)中有著十分廣闊的應(yīng)用前景。本文設(shè)計了一種直接射頻采樣電路，覆蓋4 GHz以下頻帶，可用于各種寬帶射頻接收機(jī)，為后續(xù)的射頻信號深度處理奠定良好基礎(chǔ)，能夠應(yīng)用于數(shù)字射頻存儲、射頻波形智能分析與識別、電子對抗等場景[4]。

1 電路組成

直接射頻采樣電路由射頻前端輸入電路、射頻采樣ADC電路、數(shù)據(jù)處理電路、高速時鐘網(wǎng)絡(luò)、電源轉(zhuǎn)換以及數(shù)據(jù)接口電路等部分組成，其原理框架見圖1[5]。

2 設(shè)計分析

直接射頻采樣電路對寬頻帶內(nèi)的復(fù)雜射頻信號進(jìn)行直接射頻采樣，將射頻信號直接變?yōu)榱炕臄?shù)字信號，然后在數(shù)字域進(jìn)行數(shù)字變頻、濾波、解調(diào)以及頻譜分析等各種處理。數(shù)據(jù)處理部分主要完成射頻采樣信號和基帶信號在數(shù)字域的處理、各功能芯片的配置和控制等功能。高速時鐘網(wǎng)絡(luò)主要產(chǎn)生ADC需要的高速采樣時鐘、JESD204B高速收發(fā)器所需的時鐘以及現(xiàn)場可編程邏輯門陣列（Field Programmable Gate Array，F(xiàn)PGA）所需的時鐘[6]。電源轉(zhuǎn)換部分主要將輸入單電源轉(zhuǎn)換為各芯片所需的多路正電源及負(fù)電源。接口電路部分則完成射頻輸入輸出、采樣數(shù)據(jù)輸出、通信接口、電源輸入等部分的電路與連接器設(shè)計。

2.1 直接射頻采樣電路

射頻采樣電路主要實現(xiàn)射頻信號的接收、放大、采樣以及數(shù)字信號輸出等功能，由低噪放、巴倫、ADC組成。小信號的射頻輸入通過低噪放進(jìn)行放大，提高系統(tǒng)的增益和壓低噪聲系數(shù)。本設(shè)計選擇QORVO公司的SGL0622Z作為低噪放，采用兩級放大的方式來提高增益。高速模數(shù)轉(zhuǎn)換器ADC是射頻采樣電路的核心，實現(xiàn)了從射頻信號到數(shù)字信號的轉(zhuǎn)換，其性能直接決定了整個射頻采樣系統(tǒng)的性能，本設(shè)計選擇TI公司的ADC32RF83[7]。

2.2 數(shù)據(jù)處理電路

數(shù)據(jù)處理電路實現(xiàn)射頻信號和基帶信號在數(shù)字域的處理、各個功能芯片的配置和控制等功能。FPGA是數(shù)據(jù)處理電路的核心，其性能直接決定了整個系統(tǒng)的功能實現(xiàn)。高速射頻信號采集系統(tǒng)在選擇FPGA型號時，主要考慮可編程邏輯資源的容量和高速串行接口物理層的要求。FPGA需要滿足基帶信號處理、數(shù)字信號處理、串行接口控制邏輯等功能需求，本設(shè)計中采用的可編程邏輯器件為賽靈思公司K7系列的K325T。

2.3 高速時鐘設(shè)計

高速時鐘網(wǎng)絡(luò)主要用來產(chǎn)生高速ADC采樣所需的參考時鐘、JESD204B高速串行接口所需的同步時鐘、GTX收發(fā)器所需的參考時鐘以及FPGA所需的器件時鐘，其主要由晶振、扇出緩沖器、射頻合成器組成[8]。晶振用來產(chǎn)生高精度和高穩(wěn)定度的時鐘源，本設(shè)計選擇CFPT-9000系列晶振。扇出緩沖器用來將晶振的輸入時鐘信號分配至輸出多路相同的時鐘信號，為射頻合成器提供參考時鐘，其性能決定了系統(tǒng)的工作狀態(tài)和高速時鐘的穩(wěn)定性，本設(shè)計選擇了TI公司的LMK00105[9]。射頻合成器用來產(chǎn)生高速ADC采樣所需的參考時鐘、JESD204B高速串行接口所需的全局同步時鐘SYSREF、GTX收發(fā)器所需的參考時鐘，其性能決定了高速收發(fā)數(shù)據(jù)的信號完整性傳輸，本設(shè)計選擇了TI公司的LMX2594[10]。

2.4 電源轉(zhuǎn)換電路

電源轉(zhuǎn)換電路用來為系統(tǒng)各個模塊提供合適范圍的電源輸入。為保證信號的完整傳輸，要求電源具有較強(qiáng)的噪聲抑制能力，能夠?qū)崿F(xiàn)多路電源的上電時序功能，同時各路電源輸出電流也要滿足設(shè)計需求。根據(jù)Xilinx功耗估算軟件XPE估算系統(tǒng)占用的片上資源及其他各部分電路功耗特性，選擇凌特公司的LTM4644電源轉(zhuǎn)換芯片。LTM4644是一款具有多路上電時序功能的DC/DC電源轉(zhuǎn)換芯片，能夠滿足整個系統(tǒng)的電源設(shè)計要求。

2.5 JESD204B高速串行接口設(shè)計

JESD204B是一種新型的基于SerDes的高速串行數(shù)據(jù)傳輸接口，主要包含物理層、數(shù)據(jù)鏈路層、傳輸層、應(yīng)用層。在高速射頻信號ADC采樣電路中，數(shù)模轉(zhuǎn)換器的采集數(shù)據(jù)通過JESD204B接口發(fā)送。本設(shè)計中的ADC32RF83模數(shù)轉(zhuǎn)換器有兩個射頻采樣通道，兩路射頻采樣通道共用一路JESD204B高速收發(fā)器鏈路。本設(shè)計中的射頻采樣ADC最高采樣率為3 GS/s，其采樣位數(shù)為14位，具有兩個采樣通道。通過選擇合適的ADC采樣速率和抽取率，合理地配置ADC高速串行接口的參數(shù)，從而準(zhǔn)確計算出相應(yīng)高速串行接口的單通道傳輸線速率。

3 高速電路信號完整性測試分析

信號完整性表明信號通過傳輸后仍能保持其正確的功能特性，即信號在電路中能以正確的時序、幅度及相位等作出響應(yīng)[11,12]。在高速電路的印制電路板（Printed Circuit Board，PCB）制版之前先通過各種專業(yè)的仿真電子設(shè)計自動化（Electronic Design Automation，EDA）軟件進(jìn)行電路信號完整性仿真，根據(jù)仿真結(jié)果再進(jìn)行實際電路的調(diào)整。經(jīng)過信號完整性、電源完整性、電磁兼容性等的全面分析，可以消除大部分未來生產(chǎn)加工調(diào)試中可能產(chǎn)生的問題，有效縮短產(chǎn)品研發(fā)周期并降低開發(fā)費用。

信號完整性的研究分為以下5部分：一是單網(wǎng)絡(luò)信號完整性分析，主要研究高速信號在單端口網(wǎng)絡(luò)的反射現(xiàn)象；二是多網(wǎng)絡(luò)的信號完整性分析，研究多個網(wǎng)絡(luò)間信號的串?dāng)_現(xiàn)象；三是電源的信號完整性分析，研究開關(guān)電源的噪聲、電源和接地的反彈噪聲等；四是電磁干擾和幅度問題；五是信號傳輸中的時序完整性分析。傳輸線自身損耗可分為電阻損耗和介質(zhì)損耗，信號通過傳輸線后會產(chǎn)生衰減，為了評估信號是否完整，可以從幅度偏移和時序偏移兩方面進(jìn)行分析。信號幅度的偏移稱為幅度噪聲，信號時間的偏移稱為時序抖動。信號在傳輸線上傳輸時，每一時刻都有一個阻礙信號傳輸?shù)淖杩勾嬖?，?dāng)這個瞬態(tài)的阻抗不連續(xù)時就會產(chǎn)生反射。高速電路中的不連續(xù)結(jié)構(gòu)很常見，反射帶來的過沖、下沖等問題會造成系統(tǒng)工作的不穩(wěn)定。串?dāng)_是一種在兩個或多個信號線之間產(chǎn)生的電磁耦合，通過信號線之間的電磁感應(yīng)產(chǎn)生感應(yīng)電壓和電流。傳輸線的電磁耦合會導(dǎo)致傳輸線的特性阻抗改變，同時傳輸線的傳輸速度也會發(fā)生改變，影響系統(tǒng)的傳輸時序。此外，還會在其他傳輸線上產(chǎn)生干擾噪聲，使系統(tǒng)的噪聲電平增加，信號的信噪比下降。

將設(shè)計的高速電路模型導(dǎo)入ADS軟件進(jìn)行仿真，高速收發(fā)器差分線差分阻抗仿真結(jié)果見圖2。

根據(jù)仿真結(jié)果可知，差分阻抗為100 Ω左右時可以滿足在10 Gb/s速率下高速數(shù)字信號的傳輸要求。同時受過孔、焊盤等因素的影響，存在一些阻抗不連續(xù)點，需要在以后的工作中改進(jìn)設(shè)計。

通過對模型的設(shè)計和仿真，收發(fā)器數(shù)據(jù)傳輸通道在5 Gb/s速率下的眼圖仿真結(jié)果見圖3，從圖3可以看出收發(fā)器的高速數(shù)字信號傳輸通道滿足信號完整性要求。

4 結(jié) 論

本文設(shè)計了一種直接射頻采樣電路，計算了詳細(xì)精確的技術(shù)指標(biāo)，并根據(jù)相應(yīng)指標(biāo)對各個模塊元器件進(jìn)行了篩選，最終實現(xiàn)了電路系統(tǒng)的完整組建。設(shè)計中的關(guān)鍵技術(shù)問題包括高速信號的完整性傳輸、系統(tǒng)時鐘網(wǎng)絡(luò)的搭建、JESD204B高速接口的配置方式等，通過軟件仿真等手段已經(jīng)合理解決，系統(tǒng)各項性能指標(biāo)滿足使用要求。本設(shè)計可行性較高，將目前的數(shù)字化中頻擴(kuò)展到數(shù)字化射頻，在射頻通道數(shù)字化、功能可重構(gòu)以及射頻前端小型化設(shè)計等方面具有廣闊的應(yīng)用前景。