黃立朝，閻燕山，程緒林，張如州

（1.中科芯集成電路有限公司，江蘇無(wú)錫 214072；2.中國(guó)航空無(wú)線電電子研究所，上海 201100）

1 引言

高壓模擬開(kāi)關(guān)具有傳輸速度快、導(dǎo)通電阻小、通道隔離度高等特點(diǎn)，因此，其廣泛用于微處理器中的交互接口或其他開(kāi)關(guān)應(yīng)用電路中。模擬開(kāi)關(guān)工作時(shí)不僅可以傳遞模擬信號(hào)，還可以傳遞數(shù)字信號(hào)，但值得注意的是，模擬信號(hào)的變化值（幅度）必須在正負(fù)電源電壓之間，又由于電路是高壓模擬開(kāi)關(guān)，故其傳遞的信號(hào)幅度變化范圍就可擴(kuò)展得很大[1]。

模擬開(kāi)關(guān)主要功能是實(shí)現(xiàn)信號(hào)的不失真?zhèn)鬟f，在開(kāi)關(guān)上消耗的功耗很小，實(shí)現(xiàn)信號(hào)傳輸系統(tǒng)的低能耗和高精確性。隨著模擬開(kāi)關(guān)工作電壓越來(lái)越高，在高壓工作狀態(tài)下容易出現(xiàn)端口漏電流過(guò)大而失效。然而芯片漏電失效的原因往往不易把握。本文提出了一種快速定位漏電失效的方法，通過(guò)分析漏電現(xiàn)象，提出解決漏電問(wèn)題的一種通用方法，對(duì)漏電相關(guān)問(wèn)題具有較強(qiáng)的參考價(jià)值。

2 電路結(jié)構(gòu)原理及漏電測(cè)試方法

2.1 電路介紹

本文針對(duì)的這款16 選1 高壓模擬開(kāi)關(guān)采用0.8 μm FEOL with 0.35 μm 40 V power analog process工藝生產(chǎn)。芯片版圖采用1P2M 布線，版圖面積為3.825 mm×2.825 mm。電路內(nèi)部主要采用的器件包括高壓NMOS 管、高壓PMOS 管、高壓阱電阻及高壓BTJ 管等[1]。以上類(lèi)型的器件，其工藝耐壓可達(dá)40 V 以上，是構(gòu)成本模擬開(kāi)關(guān)電路的核心器件。本文介紹的這款高壓模擬開(kāi)關(guān)電路基于BCD 工藝設(shè)計(jì)制作，性能可靠，實(shí)用性強(qiáng)[2-3]。

2.2 電路結(jié)構(gòu)原理

本文介紹的高壓模擬開(kāi)關(guān)電路的結(jié)構(gòu)框圖如圖1所示。高壓模擬開(kāi)關(guān)電路共有16 路輸入S1～S16，1 路公共輸出端口D；通過(guò)4 位地址寄存器A0～A3 來(lái)選擇某一路輸入通道輸出到公共輸出端。另外，電路共有3個(gè)使能控制信號(hào)，分別是讀寫(xiě)信號(hào)WR、使能信號(hào)EN以及清零信號(hào)RS。清零信號(hào)RS 的優(yōu)先級(jí)最高，當(dāng)RS為低電平時(shí)，所有通道關(guān)閉無(wú)輸出；讀寫(xiě)信號(hào)WR 具有次優(yōu)先級(jí)，當(dāng)WR 為低電平時(shí)進(jìn)行寄存器讀寫(xiě)操作，否則輸出狀態(tài)保持；最后是使能信號(hào)EN 為低電平時(shí)輸出零，高電平時(shí)正常工作（有效）。開(kāi)關(guān)電路的整體工作原理是：在讀寫(xiě)信號(hào)WR 的上升沿時(shí)，4 位地址寄存器A0～A3 存入一組被選擇的地址；在讀寫(xiě)信號(hào)WR 的下降沿且使信號(hào)EN 有效時(shí)，4 位地址寄存器中的地址被譯碼器翻譯并通過(guò)電平轉(zhuǎn)換電路來(lái)選中控制某一路通道鏈接到公共輸出端D，從而實(shí)現(xiàn)16 選1的多路復(fù)用功能[4]。

2.3 電路漏電測(cè)試示意圖

在模擬開(kāi)關(guān)的應(yīng)用中，最重要的指標(biāo)之一是開(kāi)關(guān)通道之間、輸入端與輸出端之間兩個(gè)隔離度。理想的開(kāi)關(guān)特性是各個(gè)通道之間是隔離獨(dú)立的，開(kāi)關(guān)導(dǎo)通時(shí)內(nèi)阻很小，相當(dāng)于導(dǎo)線；而開(kāi)關(guān)斷開(kāi)時(shí)，相當(dāng)于斷路，漏電很小。通常試驗(yàn)中，針對(duì)高壓模擬開(kāi)關(guān)的漏電測(cè)試均是在輸入與輸出端口之間施加測(cè)試電壓，并保持開(kāi)關(guān)處于斷開(kāi)狀態(tài)[5]。圖2 是測(cè)試開(kāi)關(guān)斷開(kāi)時(shí)的漏電測(cè)試圖。

圖1 總體電路框圖

圖2 漏電測(cè)試原理圖

3 電路漏電試驗(yàn)及失效分析

3.1 電路漏電試驗(yàn)

為了表述通俗易懂且不影響漏電試驗(yàn)測(cè)試覆蓋性，采用單個(gè)CMOS 開(kāi)關(guān)來(lái)說(shuō)明漏電測(cè)試原理，如圖3 所示。電路漏電測(cè)試結(jié)果及加電方法為：

（1）正電源電壓VCC=15 V，負(fù)電源電壓VSS=-15 V；

（2）負(fù)電源電壓端口GN 為-15 V，正電源電壓端口GP 為15 V，保證P1 與N1 為關(guān)斷狀態(tài)，S 端口不與D 端口接通；

（3）保持輸出D 端口懸空，輸入S 端口加一個(gè)直流測(cè)試電壓，電壓從-15～15 V 逐漸增大；

（4）測(cè)試結(jié)果是：當(dāng)S 端口為負(fù)壓（-15～0 V）時(shí)，S端口的漏電流為幾個(gè)納安級(jí)別，達(dá)到指標(biāo)要求；當(dāng)S端口的正壓較小（小于9 V）時(shí)，漏電流也為幾個(gè)納安級(jí)別；但當(dāng)S 端正壓超過(guò)9 V（S 端對(duì)VSS的壓差超過(guò)24 V 左右）時(shí)，S 端口的漏電流急劇增大，出現(xiàn)毫安級(jí)別的大漏電流，類(lèi)似于二極管反向擊穿的I/V 特性，且S 端口的漏電流流入了負(fù)電源電壓VSS處，如圖4 所示；

（5）由于S 與D 端口對(duì)稱(chēng)，按照上述方法，S 端口懸空，P1 與N1 關(guān)斷，D 端口加測(cè)試電壓，最后測(cè)試結(jié)果類(lèi)似，均出現(xiàn)端口S/D 與負(fù)電源電壓VSS之間的壓差超過(guò)某個(gè)值（24 V）時(shí)，就出現(xiàn)漏電流急劇增大的現(xiàn)象，重復(fù)試驗(yàn)后問(wèn)題復(fù)現(xiàn)。另外，每次出現(xiàn)端口漏電現(xiàn)象后，關(guān)閉電再重啟，重復(fù)上述試驗(yàn)，能得到同樣的試驗(yàn)現(xiàn)象，因此，可初步判斷出引起該漏電電流急劇增大的擊穿現(xiàn)象是可恢復(fù)的[6]。

圖3 單個(gè)開(kāi)關(guān)的電路結(jié)構(gòu)

圖4 開(kāi)關(guān)S 端漏電測(cè)試掃描曲線

3.2 電路漏電失效分析

高壓模擬開(kāi)關(guān)電路內(nèi)部均采用耐壓高達(dá)40 V 的器件，理論上端口之間的壓差低于40 V 時(shí)，不應(yīng)該出現(xiàn)較大的漏電流。而從漏電試驗(yàn)結(jié)果看，S/D 端口與負(fù)電源電壓VSS之間的壓差超過(guò)24 V 時(shí)，就發(fā)生漏電流急劇增大的現(xiàn)象，且該現(xiàn)象可逆。從圖4 可以看出，該漏電曲線類(lèi)似二極管雪崩擊穿的特性曲線。因此，推測(cè)電路中可能有某個(gè)器件的寄生PN 結(jié)耐壓不夠，達(dá)不到40 V（寄生二極管雪崩擊穿）而產(chǎn)生大電流漏電[6]。為了驗(yàn)證這個(gè)對(duì)失效原因的推測(cè)，本文按如下步驟進(jìn)行了具體測(cè)試分析。

（1）進(jìn)行EMMI 測(cè)試，找到漏電具體位置。根據(jù)圖4 采用的漏電加電測(cè)試方法，采用紅外熱成像EMMI技術(shù)對(duì)芯片具體漏電位置做精確定位，試驗(yàn)獲得的照片如圖5 所示。照片顯示的亮點(diǎn)在下半部居中位置，靠近PAD 處。

圖5 EMMI 亮點(diǎn)位置

（2）通過(guò)EMMI 測(cè)試，獲得了漏電器件的精確位置（圖5 中亮點(diǎn)），接下來(lái)和實(shí)際版圖布局進(jìn)行比對(duì)，初步確定產(chǎn)生漏電失效的器件是PAD 附近的阱電阻Rn-well，見(jiàn)圖6。

圖6 漏電器件在版圖上的位置

（3）漏電失效器件的確定通過(guò)聚焦離子束（FIB，它通過(guò)離子槍加速離子束后作用于芯片表面，可對(duì)芯片進(jìn)行切割等操作）試驗(yàn)進(jìn)行。經(jīng)過(guò)EMMI 測(cè)試和版圖比對(duì)已經(jīng)初步定位發(fā)生漏電失效的器件，為了最終確定，需通過(guò)FIB 試驗(yàn)來(lái)驗(yàn)證。FIB 能把阱電阻單獨(dú)切割出來(lái)，然后只針對(duì)該阱電阻進(jìn)行耐壓測(cè)試。本文通過(guò)在阱電阻一端口（另一端口懸空）與襯底P-sub 之間加測(cè)試電壓，掃描獲得端口電流與測(cè)試電壓之間的I/V關(guān)系曲線，如圖7 所示，從圖中可以看出：當(dāng)電阻端口與襯底之間的壓差低于24 V 時(shí)，端口漏電流為納安級(jí)別；但當(dāng)壓差超過(guò)24 V 后，端口漏電流急劇增大，表現(xiàn)出二極管反向擊穿的I/V 特性。對(duì)比圖7 與圖4 的試驗(yàn)結(jié)果，漏電性能幾乎一致，表明發(fā)生耐壓不足的漏電失效的器件就是阱電阻Rn-well[7]。

圖7 FIB 后開(kāi)關(guān)S 端漏電測(cè)試掃描曲線

（4）初步分析器件漏電失效的原因。綜上所述，已經(jīng)明確了發(fā)生漏電失效的位置為阱電阻Rn-well，接下來(lái)分析器件漏電的原因。器件耐壓不足導(dǎo)致漏電發(fā)生，同時(shí)漏電的I/V 曲線表現(xiàn)出二極管擊穿的特性，并且可以恢復(fù)。因此，可以推測(cè)出阱電阻的器件縱向結(jié)構(gòu)中有寄生的PN 結(jié)耐壓不足，如圖8 所示。在Rn-well的縱向結(jié)構(gòu)中，如果N 阱層NW（N 型阱區(qū)）和襯底層BP（P 型襯底區(qū)）之間耐壓不足，這兩個(gè)層次類(lèi)似于一個(gè)反偏二極管，當(dāng)它因耐壓不足而發(fā)生雪崩擊穿時(shí)[6]，是可能導(dǎo)致漏電失效的。

圖8 Rn-well的縱向結(jié)構(gòu)

（5）解決漏電失效問(wèn)題。通過(guò)前文一系列的試驗(yàn)和分析，已經(jīng)找到了發(fā)生高壓漏電失效的器件，并初步分析了漏電原因。通過(guò)修改器件工藝結(jié)構(gòu)，總結(jié)出現(xiàn)的失效現(xiàn)象，通過(guò)相關(guān)的工藝測(cè)試試驗(yàn)，充分了解漏電失效問(wèn)題的各個(gè)因素，逐一排查導(dǎo)致器件失效的工藝方面的原因，最后找到問(wèn)題所在。器件工藝庫(kù)中的阱電阻Rn-well的NV（有源場(chǎng)注入?yún)^(qū)）層次有誤，其場(chǎng)注入NF 區(qū)和有源區(qū)（Testkey）靠得太近，幾乎重合，兩者的濃度均較高，引起耐壓不足，如圖9 所示。最終通過(guò)擴(kuò)大NF 區(qū)和有源區(qū)之間的間隔以提高擊穿電壓后，便有效解決了高壓漏電失效問(wèn)題。如圖10 所示，器件在-15～15 V 寬電源電壓范圍內(nèi)，漏電均處于納安級(jí)別，滿足設(shè)計(jì)指標(biāo)要求。

圖9 Rn-well高壓漏電失效原理

圖10 Rn-well改進(jìn)后的漏電測(cè)試曲線

4 結(jié)論

在一款采用40 V 高壓BCD 工藝的16 選1 高壓模擬開(kāi)關(guān)中，實(shí)際測(cè)試時(shí)發(fā)現(xiàn)因器件耐壓不足引起漏電失效問(wèn)題。文章從試驗(yàn)現(xiàn)象入手，通過(guò)EMMI 亮點(diǎn)同實(shí)際版圖進(jìn)行對(duì)比，精確定位出現(xiàn)漏電失效的器件，再經(jīng)過(guò)FIB 試驗(yàn)，最終確定漏電失效器件。然后，通過(guò)對(duì)漏電失效器件的工藝結(jié)構(gòu)進(jìn)行分析，推測(cè)出失效原因，確定了漏電失效的根本原因是器件工藝結(jié)構(gòu)層次問(wèn)題，PT 和NF 層疊間距太窄導(dǎo)致器件耐壓不足，造成器件漏電現(xiàn)象，最終通過(guò)擴(kuò)大NF 區(qū)和有源區(qū)間隔的方法成功解決了漏電失效問(wèn)題。通過(guò)該分析方法和技術(shù)改進(jìn)可以解決后續(xù)類(lèi)似問(wèn)題，提高解決問(wèn)題的效率。