李太平 姜 林 陳偉男 夏振濤 胡繼寶

（上海衛(wèi)星裝備研究所，上海200240）

1 引言

感應(yīng)同步器作為一種電磁傳感元件，結(jié)構(gòu)上的多極設(shè)計(jì)可以很好地勻化加工過程中單極機(jī)械誤差，最終提高系統(tǒng)的測(cè)量精度。同時(shí)，感應(yīng)同步器工作原理完全依賴電磁耦合，具有壽命長、可靠性高、抗污染、耐高低溫等一系列優(yōu)點(diǎn)，被廣泛地應(yīng)用于航天、航空等領(lǐng)域。

針對(duì)感應(yīng)同步器的工作特點(diǎn)，邱子峰等設(shè)計(jì)了基于DSP 和AVR 的測(cè)角系統(tǒng)，但是對(duì)于DSP或者AVR 來說，由于感應(yīng)同步器的解算模塊各不相同，沒有形成統(tǒng)一的標(biāo)準(zhǔn)，所以沒有標(biāo)準(zhǔn)的外設(shè)可用。在使用DSP 或者AVR 控制計(jì)算模塊時(shí)，需要用IO 接口模擬，占用了DSP 或者AVR 有限的IO資源。劉麗艷等此方面也進(jìn)行了深入的研究。

在角度融合方面，上海技術(shù)物理研究所做了大量的工作，在融合算法中，采用了七段式融合的方法，最終精度滿足了使用要求。文獻(xiàn)［7］中，結(jié)合解算單元的跟蹤原理，推導(dǎo)了粗精通道，以及每個(gè)通道的sin、cos 和ref 信號(hào)之間的幅值和相位關(guān)系要求，為了高精度解算和融合提供了理論支撐。

本文主要設(shè)計(jì)一套高性能的角度跟蹤系統(tǒng)，介紹了系統(tǒng)的硬件設(shè)計(jì)，重點(diǎn)描述了硬件系統(tǒng)設(shè)計(jì)、基于諧波注入的角度融合算法和該算法在FPGA 中的實(shí)現(xiàn)，最終獲得感應(yīng)同步器的高精度融合絕對(duì)角度。試驗(yàn)結(jié)果表明，該角度融合系統(tǒng)可以很好的抑制外界干擾，融合精度優(yōu)于1.22 ×10°，提高了系統(tǒng)的測(cè)量精度，滿足航天任務(wù)的需要。

2 硬件系統(tǒng)設(shè)計(jì)

如圖1所示，相對(duì)于文獻(xiàn)［3］中采用COM 口與上位機(jī)通訊的方式，該硬件系統(tǒng)直接采用JTAG 口與上位機(jī)通訊。在FPGA 內(nèi)嵌入邏輯分析儀，上位機(jī)中使用ChipScope 與FPGA 通訊，既可以降低開發(fā)周期，同時(shí)也可以充分利用邏輯分析儀中提供的各類觸發(fā)機(jī)制，實(shí)現(xiàn)對(duì)片內(nèi)信號(hào)的高速跟蹤，而不需要受限于COM 口的傳輸速率。

圖1 感應(yīng)同步器測(cè)角系統(tǒng)Fig.1 Inductive synchronizer angle measuring system

2.1 勵(lì)磁電路

感應(yīng)同步器采用交流信號(hào)勵(lì)磁，在一些精度要求不高的場(chǎng)合可以直接使用方波勵(lì)磁，方波的占空比是根據(jù)勵(lì)磁信號(hào)的等效幅值確定的。但是，這種方波勵(lì)磁方法會(huì)帶來比較大的諧波分量，造成系統(tǒng)的測(cè)量精度降低，難以滿足本系統(tǒng)的測(cè)量精度要求，所以本系統(tǒng)仍然采用傳統(tǒng)的正弦波勵(lì)磁。為了減少元器件的數(shù)量，降低電路硬件系統(tǒng)設(shè)計(jì)的復(fù)雜程度，同時(shí)提高FPGA 的利用率，勵(lì)磁信號(hào)采用了SPWM + 帶通濾波器的方式生成。該勵(lì)磁信號(hào)直接由FPGA 片上生成，SPWM 波的參數(shù)如表1所示。

表1 正弦勵(lì)磁信號(hào)設(shè)計(jì)值Tab.1 Sinusoidal excitation parameters

SPWM 生成的勵(lì)磁信號(hào)為變脈寬的方波，濾波轉(zhuǎn)換為正弦波后再接入功率運(yùn)算放大器，功率運(yùn)算放大器采用OPA548 實(shí)現(xiàn)，驅(qū)動(dòng)電流限制在500mA，最終驅(qū)動(dòng)感應(yīng)同步器。SPWM 波和濾波后激勵(lì)正弦波如圖2所示。

圖2 SPWM 波與濾波后正弦勵(lì)磁信號(hào)Fig.2 SPWM and filtered sinusoidal excitation

對(duì)于濾波模塊，采用一級(jí)帶通濾波器和一級(jí)低通濾波器串聯(lián)的形式實(shí)現(xiàn)。其中帶通濾波器設(shè)計(jì)如圖3所示。

圖3 帶通濾波器Fig.3 Band pass filter

假設(shè)輸入為

u

，輸出端為

u

，

R

和

R

連接點(diǎn)處的電壓為

u

，則

可以求得傳遞函數(shù)為

取

R

＝21kΩ、

R

＝42.2kΩ、

R

＝8.45kΩ、

C

＝1.0nF、

C

＝1.0nF，系統(tǒng)bode 圖如圖4所示。

圖4 帶通濾波器bode 圖Fig.4 Band pass filter bode diagram

2.2 感應(yīng)同步器角度采集

在勵(lì)磁信號(hào)的周期激勵(lì)下，感應(yīng)同步器的sin、cos 端輸出與勵(lì)磁頻率一致的正弦波，但是信號(hào)低于2mV，為了滿足后端解算的需要，需要經(jīng)過圖1中的信號(hào)調(diào)理模塊進(jìn)行處理，最終到達(dá)解算模塊的波形如圖5所示。圖5 中1、2 和3 通道對(duì)應(yīng)的分別為sin、cos 和ref 信號(hào)的實(shí)測(cè)波形。

圖5 單通道sin、cos 和ref 信號(hào)Fig.5 Single channel sin／cos／ref signals

信號(hào)調(diào)理模塊主要包括一級(jí)差分放大，一級(jí)帶通、一級(jí)低通和一級(jí)全通移相放大器。差分放大主要為了提高系統(tǒng)的輸入阻抗，降低輸出阻抗，同時(shí)提供一個(gè)較大的初級(jí)放大倍數(shù)。帶通和低通是為了濾除不必要的頻率分量，全通移相可以確保最終輸出端sin、cos 和ref 信號(hào)之間經(jīng)過前級(jí)放大移相之后，仍然滿足特定的相位關(guān)系。由于差分放大器的通帶很寬，所以在感應(yīng)同步器的工作頻率內(nèi)，差分放大模塊只放大信號(hào)的幅值，而不影響系統(tǒng)的中心頻率，所以在調(diào)節(jié)過程中，在完成了帶通和低通的調(diào)節(jié)之后，可以再次調(diào)節(jié)差分放大電路的放大倍數(shù)，以確保sin、cos 端輸出信號(hào)的一致性。差分運(yùn)算放大器選擇采用INA128。

根據(jù)文獻(xiàn)［7］，為了提高系統(tǒng)的測(cè)量精度，sin、cos 和ref 信號(hào)之間相位和幅值之間需要滿足特定的關(guān)系，根據(jù)系統(tǒng)精度設(shè)計(jì)如表2所示。

表2 sin、cos 與ref 信號(hào)設(shè)計(jì)值Tab.2 Parameters of sin／cos／ref signals

將感應(yīng)同步器輸出的sin、cos 信號(hào)以及ref 信號(hào)經(jīng)過信號(hào)調(diào)理之后，接入AD2S80A 中，即可實(shí)現(xiàn)角度的測(cè)量。測(cè)量的位寬和跟蹤角速度與圖6所示的外圍電路的具體參數(shù)有關(guān)。

對(duì)于AD2S80A 的具體配置，相關(guān)的手冊(cè)配置非常詳細(xì)，在均有介紹，本文不再贅述。需要說明的是，AD2S80A 的內(nèi)部跟蹤原理為鎖相環(huán)跟蹤，對(duì)于多極感應(yīng)同步器，如多通道感應(yīng)同步器的精通道，其最大跟蹤角速度為電氣角速度，等于機(jī)械角速度與極對(duì)數(shù)的乘積，在配置圖6所示的外圍電路時(shí)，需要考慮極對(duì)數(shù)對(duì)電氣角速度的放大效應(yīng)。

圖6 AD2S80A 外圍電路Fig.6 AD2S80A peripheral circuit

3 諧波注入融合

由于AD2S80A 的最高量化位數(shù)只有16 bits，一般穩(wěn)態(tài)時(shí)最高也只能實(shí)現(xiàn)14 bits。對(duì)應(yīng)360°的工作范圍，量化精度只有1.3，難以滿足高精度的需求。所以需要對(duì)感應(yīng)同步器的粗精通道數(shù)據(jù)進(jìn)行融合，以提高測(cè)量精度。

根據(jù)多通道感應(yīng)同步器粗精通道的極對(duì)數(shù)，可得：

式中：

θ

——電機(jī)的實(shí)際機(jī)械轉(zhuǎn)角；

θ

、

θ

——分別為粗通道、精通道角度輸出數(shù)據(jù)；

θ

、

θ

——分別為粗通道、精通道角度的測(cè)量誤差，

θ

主要來源于感應(yīng)同步器設(shè)計(jì)、安裝誤差，

θ

主要來源于制造誤差，為小量；

N

——精通道的極對(duì)數(shù)。所以，當(dāng)

N

＝180，忽略

θ

，可得：

所以當(dāng)

圖7 校正前后粗精通道角度差Fig.7 Coarse and fine channels angle difference before and after correction

4 FPGA實(shí)現(xiàn)

4.1 粗通道數(shù)據(jù)矯正

4.1.1 正弦值計(jì)算

根據(jù)公式（7）的融合算法，需要進(jìn)行1、2、4 次諧波的正弦值計(jì)算。雖然Xilinx 提供了可以進(jìn)行實(shí)時(shí)計(jì)算正余弦值的IP 核，但是這種方法需要占用大量的FPGA 資源。所以在滿足精度的前提下，為了節(jié)約FPGA 的LUT 資源，充分利用片上RAM，正弦值采用查表的方法獲得。

如圖8所示，利用Xilinx 提供的IP 核Distributed Memory Generator，生成一個(gè)深度為128，寬度為12 bits 的ROM。ROM 采用.coe 文件進(jìn)行初始化，保存128 個(gè)的正弦值，其中第

n

個(gè)數(shù)據(jù)為sin（（

n

-1） ×90°/128）。

圖8 正弦表Fig.8 Sine Table

對(duì)于公式（7）中的加法和乘法，由于三角函數(shù)和角度值的循環(huán)性，可以直接進(jìn)行加法、乘法運(yùn)算，而不需要考慮數(shù)據(jù)溢出的問題。

以求解sin

α

為例，說明公式（7）各項(xiàng)正弦值的計(jì)算。假設(shè)

α

用16 位數(shù)據(jù)表示，最高位為

α

［15］，最低位為

α

［0］，圖8 中輸入地址為

a

［6：0］，輸出數(shù)據(jù)為

d

［11：0］，正弦值用13 位的有符號(hào)數(shù)表示，則

其中，公式（8）、（9）中的運(yùn)算符～表示按位取反，｛｝表示位拼接運(yùn)算，

xhy

表示一個(gè)長度為

x

位，用16 進(jìn)制表示為

y

的一個(gè)數(shù)據(jù)，

h

表示為16 進(jìn)制。

4.1.2 高精度數(shù)據(jù)融合

為了實(shí)現(xiàn)粗精通道的數(shù)據(jù)融合，根據(jù)公式（4）需要計(jì)算

θ

／

180。

θ

的量化位數(shù)為16 位，0°對(duì)應(yīng)于16

h

0，360°對(duì)應(yīng)于17

h

10000，所以

θ

／

180 可以直接進(jìn)行移位運(yùn)算，而不需要進(jìn)行額外的除法。

θ

的最大取值為360°，如果

θ

用角度制定點(diǎn)數(shù)表示，需要的整數(shù)部分最短只需要8 位，則

θ

／

180 可以表示為將其二進(jìn)制數(shù)據(jù)右移7 位，即為其角度制。對(duì)于公式（4）的取整運(yùn)算，

θ

的量化位數(shù)為16位，0°對(duì)應(yīng)于16

h

0，360°對(duì)應(yīng)于17

h

10000，所以計(jì)算角度的過程可以表示為

其中，

θ

｜表示

θ

的角度制表示，

θ

｜表示

θ

的二進(jìn)制表示，1LSB ＝360°/65536。為了復(fù)用計(jì)算

A

sin（

θ

+

ψ

）過程中的乘法IP核，根據(jù)公式（9），sin

α

為13 位的有符號(hào)數(shù)，所以公式（10）中，360/65536 也表示為13 位的有符號(hào)數(shù)，為了提高乘法精度，選擇小數(shù)的部分盡可能長，選擇小數(shù)部分為19 位，即

圖9 乘法器IPFig.9 Multiplier IP

將公式（11）代入公式（10），即可求得

θ

，結(jié)合

θ

/180 的移位運(yùn)算，最終代入公式（4），即可求得感應(yīng)同步器的實(shí)際機(jī)械轉(zhuǎn)角位置。

4.2 試驗(yàn)結(jié)果

融合之后，F(xiàn)PGA 內(nèi)的邏輯分析儀實(shí)時(shí)監(jiān)測(cè)，將電機(jī)旋轉(zhuǎn)到任意位置后，自測(cè)角度未發(fā)生跳變，ILA 中的trigger 信號(hào)未觸發(fā)，自測(cè)精度優(yōu)于2 位，即1.22×10°。

5 結(jié)束語

根據(jù)絕對(duì)式感應(yīng)同步器的測(cè)角原理，設(shè)計(jì)了感應(yīng)同步器的勵(lì)磁電路和信號(hào)調(diào)理電路，通過配置轉(zhuǎn)換模塊的外圍電路，實(shí)現(xiàn)了對(duì)角度的穩(wěn)態(tài)跟蹤測(cè)量，提出了諧波注入的方法，進(jìn)行了數(shù)據(jù)融合，并在FPGA 內(nèi)進(jìn)行了實(shí)現(xiàn)和試驗(yàn)驗(yàn)證。結(jié)果表明，該測(cè)角系統(tǒng)具有很強(qiáng)的抗干擾能力，自測(cè)精度優(yōu)于1.22 ×10°。該測(cè)角系統(tǒng)具有很強(qiáng)的通用性，同時(shí)，在FPGA 內(nèi)實(shí)現(xiàn)時(shí)，使用的IP 均為基礎(chǔ)IP，整個(gè)系統(tǒng)具有很強(qiáng)的可移植性，對(duì)于其他設(shè)計(jì)具有一定的參考意義。