汪芳 王兵 王美娟

（無錫力芯微電子股份有限公司 江蘇省無錫市 214028）

1 引言

近年來LED 面板越來越多的被廣泛使用到各行業(yè)中， LED 面板具有亮度高、顯示清晰、壽命長、功耗低、顯示刷新率高等優(yōu)點[1]。

在LED 顯示屏應(yīng)用中，不管是室內(nèi)或者是戶外的顯示屏，都由若干塊LED 面板單元級聯(lián)而成，一塊LED 面板上又有若干顆LED 顯示驅(qū)動芯片，為了獲得良好的顯示效果，電路與電路間、面板與面板間的數(shù)據(jù)傳輸速率較快，其數(shù)據(jù)傳輸時鐘在20MHz 以上，同時LED 顯示屏的數(shù)據(jù)刷新率也較高，可以達到2kHz 以上，為了達到顯示高刷新率、高畫質(zhì)、高效率通常采用PWM 的控制方式，這就要求LED 驅(qū)動芯片有快速的串行數(shù)據(jù)接口以及快速的輸出驅(qū)動響應(yīng)[2][3]。近年來為了適應(yīng)LED 屏的應(yīng)用需求井噴，大批量的芯片如帶一定驅(qū)動能力的移位寄存器芯片和多通道的恒流LED 驅(qū)動芯片等越來越多的應(yīng)用于LED 大屏顯示。而對于這類LED 驅(qū)動芯片而言，因上述應(yīng)用場景的需求，測試其高速串行接口和快速的輸出響應(yīng)就顯得尤為重要[4][5]。

針對這些性能的量產(chǎn)測試，目前市場上并沒有針對此類芯片特征的專用測試儀器。而一般單純基于MCU 測試方案，由于MCU 的IO 端口翻轉(zhuǎn)速度有限，測試圖形(Pattern)的時鐘只能做到1MHz 左右，遠低于一般LED 驅(qū)動芯片20MHz 以上的串口通訊的時鐘頻率，不能有效的篩選出高速串行接口有缺陷的被測電路(DUT，Device Under Test)。另外一方面，MCU 較低的IO 端口讀取速度(通常為1MHZ 左右)也很難捕捉到DUT 幾百納秒的動態(tài)參數(shù)輸出響應(yīng)，也不能篩選出動態(tài)輸出響應(yīng)有缺陷的芯片。對這些市場規(guī)模近百億顆（數(shù)據(jù)來源：Trend Force,Apr.,2021）的LED 驅(qū)動芯片測試需求開發(fā)一套能完成篩選性能和參數(shù)、剔除有缺陷產(chǎn)品或者性能參數(shù)超標(biāo)產(chǎn)品的專用測試系統(tǒng)，具有實際意義。

本文介紹一種以FPGA 為核心的測試整體方案，借助FPGA 時鐘頻率高、I/O 端口速度快、內(nèi)建快速的RAM 以及強大的時鐘管理等優(yōu)點，在FPGA 上著重實現(xiàn)了高速測試激勵模塊和快速響應(yīng)測試模塊，滿足了此類通用LED 大屏驅(qū)動電路的大批量量產(chǎn)功能測試需求。

本文以測試品牌為ETEK 的通用LED 驅(qū)動芯片74HC595 測試為實例，以FPGA 邏輯設(shè)計、仿真為重點詳細闡述了FPGA 內(nèi)部各個測試模塊的設(shè)計及實現(xiàn)要點。

2 設(shè)計與實現(xiàn)

FPGA 邏輯設(shè)計是本測試模塊的重點，這里用Verilog 硬件描述語言設(shè)計邏輯以及測試向量連驗證各個模塊的功能[6][7][8]，采用自下而上的設(shè)計方法，先設(shè)計各個子模塊，測試驗證后再將這些子模塊封裝成整體。圖1 為綜合后初步生成的RTL 級原理圖，主要包括：數(shù)字時鐘管理單元DCM、高速串行數(shù)據(jù)發(fā)送模塊(High Speed Serial Data Send Module)、TPHL_TPLH 動態(tài)測試模塊、QH 串行級聯(lián)測試模塊、動態(tài)測試數(shù)據(jù)多路開關(guān)、G 使能信號多路開關(guān)等六個模塊組成。

圖1：邏輯設(shè)計RTL 級原理圖

高速串行數(shù)據(jù)發(fā)送模塊是測試方案中動態(tài)參數(shù)測試的重要模塊，它包含兩部分：低速串行數(shù)據(jù)接收模塊和高速數(shù)據(jù)發(fā)送模塊，50MHZ 的系統(tǒng)主時鐘通過全局時鐘管腳進入FPGA，經(jīng)過FPGA的數(shù)字時鐘管理單元后，產(chǎn)生不同頻率、不同相位的時鐘送入不同的模塊。高速串行數(shù)據(jù)發(fā)送模塊通過定制的串行接口接收MCU 的數(shù)據(jù)并解析后，生成各種測試所需的激勵波形。激勵波形的25MHz的時鐘CLK 由50MHZ 的系統(tǒng)主時鐘分頻而來，整個模塊仿真波形如圖2，其中sck_f、ser_f、rck_f、sclr_f 和g_f 為MCU 發(fā)送給FPGA 的慢速串行信號，信號格式符合74HC595 的功能邏輯，數(shù)據(jù)ser_f 在sck_f 時鐘的上升沿移入FPGA 內(nèi)部寄存器中，當(dāng)MCU發(fā)送完兩個Byte 數(shù)據(jù)后，在rck_f 信號的下降沿，F(xiàn)PGA 開始向DUT 發(fā)送高速信號，這些信號包括sck_74hc595、rck_74hc595、ser_74hc595、sclr_74hc595 和g_74hc595，這些信號與MCU 發(fā)送給FPGA 的內(nèi)容一致，所不同的是所有信號都被加快，其中時鐘頻率為25MHz。

圖2：高速串行數(shù)據(jù)發(fā)送模塊仿真波形

為了提高動態(tài)參數(shù)測試的時間分辨率，需提高動態(tài)參數(shù)測試模塊的時鐘，為此將50MHz 的主時鐘輸入FPFA 的DCM 模塊，DCM 經(jīng)過配置，輸出一路200MHz 的時鐘供TPHL_TPLH 動態(tài)響應(yīng)測試模塊使用，在200MHz 的時鐘驅(qū)動下動態(tài)響應(yīng)測試模塊以5ns 的采樣周期采樣DUT 的輸出。

模塊tplh_delay_test_top 的波形仿真過程中，my_ram 信號配置為：CLK 上升沿寫入或者讀取數(shù)據(jù)、cs_ram 為使能信號，低電平有效。此時如果we_ram=0，RAM 的輸入數(shù)據(jù)74hc595_out[7:0]在每個clk_200MHz 時鐘上升沿存儲進RAM，在寫模式下，RAM 的地址自動從00H 增加到FFH，地址累加的間隔時間與動態(tài)參數(shù)測試模塊的主時鐘相同，周期都為5ns.當(dāng)?shù)刂防奂拥紽FH 后，會停止寫操作。

MCU 可以同過控制使能信號cs_ram=0 和we_ram=1 來讀取RAM 中的數(shù)據(jù)，MCU 將地址更新到地址總線address_read[7:0]上，讀取的數(shù)據(jù)會在clk_200MHz 時鐘上升沿出現(xiàn)在數(shù)據(jù)總線dout 上。驗證寫入RAM 的數(shù)據(jù)和讀取數(shù)據(jù)完全一致。

在測試74HC595 輸出端口響應(yīng)的同時，74HC595 的QH 串行級聯(lián)輸出數(shù)據(jù)經(jīng)過sck_74hc595 時鐘信號的上升沿鎖存到FPGA 相應(yīng)的一個8位寄存器中， MCU通過動態(tài)參數(shù)輸出多路開關(guān)(Dynamic Test Data Output Mux)選擇讀取DUT 的動態(tài)響應(yīng)測試數(shù)據(jù)或者DUT 的串行輸出測試數(shù)據(jù)。

2.1 測試系統(tǒng)PCB整體布局

整個測試系統(tǒng)布局在一塊4 層PCB 上，如圖3所示。其中數(shù)字和模擬部分分開布局，減少開關(guān)噪聲較大的數(shù)字電路對模擬電路如ADC、OPAMP 的干擾。圖中黑色區(qū)域為測試系統(tǒng)的電源，為測試系統(tǒng)提供+9V，+5V 和+3.3V 電源。紅色區(qū)域為FPGA 最小系統(tǒng)板，紫色區(qū)域為MCU 最小系統(tǒng)板，橙色區(qū)域為高速比較器陣列，黃色區(qū)域為可編程VREF 電路，深紅色區(qū)域為ADC 以及電流測量差分電路。白色區(qū)域為DUT 插座。

圖3：測試系統(tǒng)PCB 布局

3 實測和數(shù)據(jù)分析

3.1 與示波器實測波形對比

高速串行數(shù)據(jù)發(fā)送模塊串行接口的實測波形如圖4所示，CH1為g_74hc595 輸出使能信號，脈寬為160ns，CH2 為rck_74hc595信號，CH3 為ser_74hc595 數(shù)據(jù)信號，CH4 為clk_74hc595 時鐘信號，其中ser_74hc595 數(shù)據(jù)可由MCU 輸入而改變，圖中輸入的數(shù)據(jù)為55H(0101_0101B)，圖中串行時鐘信號頻率達到了25MHz，各信號時序完全符合74HC595 的時序，從而滿足了DUT 高速串行接口的測試要求。

圖4：高速測試激勵模塊串行接口波形圖

測試74HC595 的輸出動態(tài)響應(yīng)時，輸入測試圖形需要考慮到相鄰管腳的互相影響提高測試覆蓋率。這里使用輸入串行數(shù)據(jù)55H(0101_0101B)為例，使得74HC595 的QH-QA 等8 個端口在輸出使能信號g_74hc595 的脈寬控制下，其中有4 個通道輸出相應(yīng)的驅(qū)動波形，4 個通道一直關(guān)閉，BIT 位為0 的輸出通道打開，BIT位為1 的通道關(guān)閉。

圖5 是示波器測試74HC595 的其中一個通道輸出驅(qū)動波形，其中CH4 為g_74hc595 輸出使能信號，寬度為160ns，CH3 為74HC595 輸出通道驅(qū)動波形，由于74HC595 輸出通道的寄生電容影響，上升沿和下降沿都變緩，實際輸出的脈寬變窄，經(jīng)過高速比較器比較后，最終用50%-50%邊沿方法示波器測得整形后的波形脈寬為155ns，圖6 是FPGA 動態(tài)測試模塊測得整形后的波形輸出數(shù)據(jù)，MCU 讀取FPGA 數(shù)據(jù)并通過通用異步串口(USART)上傳到PC 的COM 口終端，一共輸出了200 個采樣周期數(shù)據(jù)，每個數(shù)據(jù)的采集周期為5ns，圖中可以看出，出現(xiàn)55H 的個數(shù)為31，可以計算出被測波形的時間為T=31*5ns=155ns，與示波器測得的結(jié)果完全吻合，達到了動態(tài)響應(yīng)的測試需求。

圖5：示波器實測驅(qū)動輸出波形

圖6：測試板測試74HC595 的輸出數(shù)據(jù)上傳到COM 終端

實際成測時MCU 可以控制FPGA 變換各種測試激勵加載到74HC595 的串行輸入接口，例如加載數(shù)據(jù)55H、AAH、FFH 和00H，MCU 根據(jù)讀取的動態(tài)參數(shù)的測試數(shù)據(jù)判斷74HC595 的各個輸出通道的動態(tài)相應(yīng)是否在規(guī)范內(nèi)。

3.2 與ATE測試數(shù)據(jù)對比

用ATE 和測試板各測試了脈寬動態(tài)響應(yīng)時間，以下是測試數(shù)據(jù)對比和分析，圖7 為TOUT 負脈沖響應(yīng)時間測試數(shù)據(jù)對比，TOUT 數(shù)據(jù)分布在150-160ns 之間，測試板與ATE 測試數(shù)據(jù)最大誤差為1.64%。測試板測試的時間參數(shù)與ATE 誤差較小，完全可以用于量產(chǎn)測試。

圖7：TOUT of the DUTs

4 總結(jié)

LED 大屏驅(qū)動電路高速數(shù)據(jù)通信和快速動態(tài)響應(yīng)的特點，是量產(chǎn)測試的重點和難點。本文介紹了一款LED 大屏驅(qū)動芯片測試系統(tǒng)中高速數(shù)據(jù)通信和快速動態(tài)響應(yīng)模塊的設(shè)計和實現(xiàn)，并以74HC595 測試方案開發(fā)為例，闡述了高速測試激勵和動態(tài)參數(shù)測試模塊的FPGA 實現(xiàn)方法，解決了實際測試中動態(tài)參數(shù)的測試難題。FPGA 可編程的特性，使得模塊使用非常靈活，稍加修改，就可以用于如ET6024 等其它LED 大屏驅(qū)動電路的測試。甚至工程師可以借鑒本文設(shè)計思路，開發(fā)其他用于測試數(shù)字芯片和數(shù)?；旌闲酒臏y試系統(tǒng)。與商用ATE 設(shè)備相比，本測試系統(tǒng)具有低成本、小體積、易于維護等優(yōu)點，實測成測速度與ATE 設(shè)備相當(dāng)，測試速度都為單測位每小時產(chǎn)量(Unit Per Hour，UPH)3000pcs 左右。

本設(shè)計已批量應(yīng)用于LED 驅(qū)動芯片ET6024、74HC595 的量產(chǎn)測試中，累計出貨量已達幾億顆，在實際大批量量產(chǎn)測試中充分滿足了測試產(chǎn)能、有力保證產(chǎn)出的電路品質(zhì)的同時取得了良好的經(jīng)濟效益。