中國兵器裝備集團(tuán)自動化研究所有限公司 李坤賀 陳 剛 盧 崢

文章針對高精度、高速信號采集需求，以FPGA為處理核心設(shè)計(jì)了一款雙通道高速信號采集與傳輸系統(tǒng)，該系統(tǒng)具備雙通道高速AD采樣，經(jīng)過FPGA處理后，將數(shù)據(jù)打包通過1路千兆以太網(wǎng)絡(luò)上傳給遠(yuǎn)程控制終端。該系統(tǒng)具有采樣精度高、適用范圍廣、功耗低等特點(diǎn)。

在寬帶通信、基站及圖像處理領(lǐng)域經(jīng)常遇到高精度、高速信號采集需求，同時還需要將采集數(shù)據(jù)進(jìn)行遠(yuǎn)距離上傳，針對該應(yīng)用需求，本文設(shè)計(jì)了一款雙通道信號采集與傳輸系統(tǒng)，不僅能夠?qū)?路模擬信號進(jìn)行高速采集，還能通過千兆以太網(wǎng)接口將采集數(shù)據(jù)實(shí)時傳輸給遠(yuǎn)程控制終端。該系統(tǒng)具有采樣精度高、采樣速度快、適用范圍廣、傳輸距離遠(yuǎn)等特點(diǎn)。

1 系統(tǒng)方案設(shè)計(jì)

本文設(shè)計(jì)的雙通道信號采集與傳輸系統(tǒng)主要包括硬件設(shè)備和系統(tǒng)軟件。

硬件設(shè)備主要包括：模擬信號調(diào)理電路、A/D采集電路、FPGA處理模塊、網(wǎng)絡(luò)傳輸模塊；系統(tǒng)軟件主要包括：FPGA邏輯程序和遠(yuǎn)程控制終端繪圖顯示軟件。

系統(tǒng)結(jié)構(gòu)框圖如圖1所示。

圖1 系統(tǒng)結(jié)構(gòu)框圖

2 系統(tǒng)硬件設(shè)計(jì)

本文設(shè)計(jì)的信號采集與傳輸系統(tǒng)主要由模擬信號調(diào)理電路、A/D采集電路、FPGA處理模塊、網(wǎng)絡(luò)傳輸模塊等幾部分組成。

2.1 模擬信號調(diào)理電路

為了滿足采集信號的寬范圍輸入，本文設(shè)計(jì)了模擬信號調(diào)理電路（如圖2所示），通過兩級精密運(yùn)算放大器組成模擬信號調(diào)理電路，能夠?qū)Σ淮笥凇?0V的模擬信號進(jìn)行調(diào)理，使其滿足A/D采樣芯片的輸入要求。

圖2 模擬信號調(diào)理電路

2.2 A/D采集電路

本文設(shè)計(jì)中選用2片AD9224作為A/D轉(zhuǎn)換芯片，該芯片具有最高40MSPS采樣能力，采樣精度12位，可適應(yīng)2V/4V 輸入電壓范圍，模擬輸入共模電壓為2.5V，只需提供單端+5V模擬電源和+3V/+5V 數(shù)字電源。

該芯片數(shù)字端接口為12位并行數(shù)據(jù)接口，本文設(shè)計(jì)中將該并行接口連接至FPGA，F(xiàn)PGA接收到2路AD9224發(fā)送來的采集數(shù)據(jù)后，進(jìn)行組幀、打包發(fā)送。為了防止數(shù)字地層產(chǎn)生的干擾，保證電路較高的采樣精度，在設(shè)計(jì)中將模擬地（AGND）和數(shù)字地（GND）分離開，并且在布線時也避免數(shù)字線布于模擬線旁邊或ADC下方。A/D采樣電路如圖3所示。

圖3 A/D采樣電路

2.3 FPGA處理模塊

本文設(shè)計(jì)中選用Xilinx公司的XC7A100T作為數(shù)據(jù)采集及處理核心，該FPGA具有101K邏輯單元、4Mb Block RAM、285只GPIO，邏輯資源和GPIO接口豐富。

FPGA處理模塊程序加載電路：本文設(shè)計(jì)中選擇256Mb QSPI FLASH作為FPGA的程序存儲器，通過對M[0:2]配置方式引腳的設(shè)置，選擇QSPI主動配置模式，配置時鐘最高可為50MHz，程序加載時間約為500ms，保證了FPGA程序的快速加載和啟動。

FPGA處理模塊電源系統(tǒng)：為了保證FPGA能正常工作，選用了Linear的LTM4644作為其電源系統(tǒng)解決方案，該電源模塊具有4路4A DC/DC電源輸出能力，輸入電壓范圍為：4～14V，輸出電壓為0.6～5.5V，輸出電源紋波電壓為：20mVpp，滿足FPGA核電源、接口電源、輔助電源的要求；同時，選用了兩種LDO芯片：CW78D25和CW78D18產(chǎn)生模擬電路所需的更高質(zhì)量要求的2.5V和1.8V電源。FPGA有嚴(yán)格的上電時序，所選電源芯片具有EN、PG引腳，可以通過級聯(lián)的方式有效控制電源的上電時序，滿足FPGA對上電時序的要求。

FPGA處理模塊時鐘網(wǎng)絡(luò)：為了保證高精度、高速采樣及FPGA內(nèi)部邏輯的穩(wěn)定性，選用了高精度、高穩(wěn)定性的40MHz溫補(bǔ)晶振作為FPGA全局時鐘輸入，40MHz全局時鐘輸入FPGA內(nèi)部后，經(jīng)過DCM時鐘、復(fù)位邏輯模塊產(chǎn)生內(nèi)部邏輯使用的100MHz、66.667MHz等時鐘網(wǎng)絡(luò)和復(fù)位信號；40MHz溫補(bǔ)晶振的頻率溫度穩(wěn)定度為±1ppm，從時鐘源頭上保證了FPGA內(nèi)部邏輯采樣的精準(zhǔn)度。

FPGA處理模塊內(nèi)存系統(tǒng)：為了保證高精度、高速采樣數(shù)據(jù)緩存需要，F(xiàn)PGA處理模塊還設(shè)計(jì)了1333MHz、32位寬、512MB容量的DDR3內(nèi)存系統(tǒng)，內(nèi)存顆粒選用MICRON公司的MT41J128M16JT-125IT。內(nèi)存顆粒掛載在XC7A100T的HP Bank，能充分發(fā)揮DDR3的高速緩存特性。

FPGA處理模塊系統(tǒng)信息采集電路：為了保證系統(tǒng)的穩(wěn)定工作，設(shè)計(jì)了溫度傳感器、電源電壓檢測等系統(tǒng)信息采集電路，能夠?qū)崿F(xiàn)對系統(tǒng)主要電源電壓、溫度信息的監(jiān)控，并通過網(wǎng)絡(luò)接口上報(bào)至遠(yuǎn)程控制終端。

2.4 網(wǎng)絡(luò)傳輸模塊

為了能將采集的數(shù)據(jù)有效、快速的傳輸給遠(yuǎn)程控制終端，本文設(shè)計(jì)中實(shí)現(xiàn)了1路千兆以太網(wǎng)絡(luò)接口，由FPGA內(nèi)部邏輯調(diào)用IP Core實(shí)現(xiàn)MAC層協(xié)議，選用Marvell公司的88E1512作為外接PHY芯片。

FPGA MAC與88E1512之間通過RGMII接口互聯(lián)，F(xiàn)PGA通過MDIO、MDC接口實(shí)現(xiàn)對88E1512的內(nèi)部寄存器配置；選用1片25MHz晶體諧振器作為88E1512的外部時鐘源；88E1512所需要的1.0V、1.8V、3.3V電源要求與FPGA各電源系統(tǒng)相同，本文設(shè)計(jì)中將88E1512所需要各電源系統(tǒng)與FPGA各電源系統(tǒng)共用，既滿足了系統(tǒng)應(yīng)用，也減少了單獨(dú)電源設(shè)計(jì)，降低功耗和成本。

3 系統(tǒng)軟件實(shí)現(xiàn)

本文設(shè)計(jì)的信號采集與傳輸系統(tǒng)軟件部分主要包括FPGA邏輯程序和遠(yuǎn)程控制終端采集繪圖顯示軟件兩部分組成。

3.1 FPGA邏輯程序

FPGA主要實(shí)現(xiàn)A/D采集數(shù)據(jù)的預(yù)處理、組幀、發(fā)送功能，主要由時鐘及復(fù)位邏輯、A/D接口邏輯、網(wǎng)絡(luò)接口邏輯、程序加載及動態(tài)加載邏輯、系統(tǒng)信息采集及上報(bào)邏輯。

時鐘及復(fù)位邏輯實(shí)現(xiàn)對輸入時鐘和復(fù)位信號的處理，并通過DCM模塊產(chǎn)生其他內(nèi)部邏輯模塊所需要的不同時鐘和復(fù)位信號；A/D接口邏輯實(shí)現(xiàn)對2片AD9224采集芯片采集數(shù)據(jù)的預(yù)處理功能，組幀后傳給上層組幀邏輯，和系統(tǒng)信息一起上傳給遠(yuǎn)程控制終端；系統(tǒng)信息采集邏輯實(shí)現(xiàn)對溫度傳感器、電壓監(jiān)控電路信號的采集處理功能，將溫度、電壓等信息隨A/D采樣數(shù)據(jù)幀一起上傳給遠(yuǎn)程控制終端；網(wǎng)絡(luò)接口控制邏輯實(shí)現(xiàn)對PHY芯片的配置、MAC IP核的例化和數(shù)據(jù)的解組幀功能。FPGA邏輯結(jié)構(gòu)框圖如圖4所示。

圖4 FPGA邏輯結(jié)構(gòu)框圖

3.2 遠(yuǎn)程控制終端采集繪圖顯示軟件

為了更加形象的觀察采集的結(jié)果，本文設(shè)計(jì)了遠(yuǎn)程控制終端采集繪圖軟件，遠(yuǎn)程控制終端通過千兆以太網(wǎng)接口接收數(shù)據(jù)后，首先對數(shù)據(jù)進(jìn)行解幀處理，然后將數(shù)據(jù)分別顯示在采集繪圖顯示軟件上。采集繪圖軟件包括AD采樣波形繪圖界面、系統(tǒng)信息顯示界面。采集繪圖顯示軟件的處理流程如圖5所示。

圖5 遠(yuǎn)程控制終端繪圖顯示軟件流程

4 功能測試及實(shí)現(xiàn)情況

在對本文設(shè)計(jì)的信號采集與傳輸系統(tǒng)進(jìn)行測試時，選擇+5V半波正弦信號作為激勵信號源，通過遠(yuǎn)程控制終端采集繪圖顯示軟件將采集到的數(shù)據(jù)進(jìn)行繪圖顯示（如圖6所示），采樣數(shù)據(jù)精度誤差不大于2%，系統(tǒng)典型總功耗為3.5W。

圖6 信號采集與傳輸系統(tǒng)采集結(jié)果繪圖顯示

結(jié)束語：本文詳細(xì)介紹了基于FPGA的雙通道信號采集與傳輸系統(tǒng)設(shè)計(jì)，首先介紹了系統(tǒng)功能結(jié)構(gòu)，然后分模塊介紹了各部分硬件電路設(shè)計(jì)，其次又介紹了FPGA邏輯和遠(yuǎn)程控制終端采集繪圖顯示軟件的設(shè)計(jì)流程，最后對整個系統(tǒng)進(jìn)行了信號采集測試，測試結(jié)果證明該系統(tǒng)采集指標(biāo)滿足設(shè)計(jì)及應(yīng)用需求。

綜上所述，本文設(shè)計(jì)的基于FPGA的雙通道信號采集與傳輸系統(tǒng)結(jié)構(gòu)簡單、采樣精度高、采樣速度快、傳輸距離遠(yuǎn)、性能穩(wěn)定可靠，能很好地滿足寬帶通信、基站及圖像處理領(lǐng)域的應(yīng)用需求。