孫寶來 王海剛 杜尚勇

摘 ?要：目的：分析引起串?dāng)_的各種因素，提出相應(yīng)的抑制措施，實現(xiàn)印制電路板（PCB）串?dāng)_的最小化。方法：通過探討PCB中串?dāng)_的產(chǎn)生機(jī)理及影響，并結(jié)合實例分析。結(jié)果：得到了抑制PCB串?dāng)_的有效措施，如選擇合適元器件、合理布局布線、使用屏蔽層、實施阻抗匹配以及進(jìn)行串?dāng)_分析和仿真。結(jié)論：通過有效的抑制措施，PCB串?dāng)_可以最小化，本文可以為工程師設(shè)計PCB時提供參考。

關(guān)鍵詞：串?dāng)_;抑制措施;印制電路板;PCB;機(jī)理最小化

1引言

在PCB板級和系統(tǒng)級的分析和設(shè)計方法中，信號完整性（Signal Integrity，簡稱SI）分析與設(shè)計是尤為重要的，且在硬件電路設(shè)計中的作用愈來愈明顯。 信號完整性通常是指信號線上的信號質(zhì)量，反射、振鈴、地彈和串?dāng)_，均屬于信號完整性問題范疇。其中，信號串?dāng)_最為復(fù)雜，涉及許多因素，難以計算和控制。本文重點分析信號串?dāng)_問題以及如何抑制。

2串?dāng)_的產(chǎn)生機(jī)理

串?dāng)_是指當(dāng)信號在傳輸線上傳輸時，由于電磁耦合，它會對相鄰的傳輸線產(chǎn)生不良影響，一定的耦合電壓和耦合電流注入到了受干擾信號中。除了時鐘信號和周期信號，其它的關(guān)鍵信號，如數(shù)據(jù)、地址、控制和I / O走線等，都會受到這種非期望的電磁耦合的影響，這就是串?dāng)_。尤其需要關(guān)注的是呈現(xiàn)周期性的一些信號，如時鐘等。串?dāng)_超過某個閾值可能會引起電路故障并導(dǎo)致系統(tǒng)無法正常工作。

串?dāng)_發(fā)生的要素有兩個，即噪聲源線和噪聲源接收線。其中，噪聲源線是指產(chǎn)生耦合信號的傳輸線，而噪聲源接收線是指信號被耦合到的傳輸線。如圖1所示，傳輸線A的快速電平變化，會導(dǎo)致傳輸線B受到干擾，在傳輸線B上會產(chǎn)生干擾電壓或干擾電流。

串?dāng)_按照耦合方式分為容性串?dāng)_和感性串?dāng)_兩種。

2.1 容性串?dāng)_

容性串?dāng)_指的是兩條信號線之間通過耦合電容產(chǎn)生的干擾，如圖2所示。

因為走線之間存在耦合電容Cm，當(dāng)噪聲源線的電壓變化時，噪聲就會從噪聲源線耦合到噪聲接收線上。引發(fā)的耦合電流就會在傳輸線的兩個方向傳輸，并在源端和負(fù)載端的阻抗處產(chǎn)生電壓，直到它被源和負(fù)載消耗掉。而在源端和負(fù)載端存在阻抗不匹配的情況時，就會發(fā)生反射，最終導(dǎo)致負(fù)載端出現(xiàn)較大的電壓尖峰。噪聲電壓的大小與噪聲源線的電壓變換率成正比，通?？梢杂晒剑?）計算：

由于兩條傳輸線之間的耦合電容與傳輸線之間的距離有關(guān)，兩信號之間的距離越近，耦合電容越大，容性串?dāng)_越嚴(yán)重。所以，為了減少容性串?dāng)_，應(yīng)盡可能加大傳輸線之間的距離。也可以在兩條傳輸線之間放置地線，作為隔離措施，消除耦合電容，從而消除容性串?dāng)_。

2.2 感性串?dāng)_

感性串?dāng)_指的是兩條信號線有電流流過時，通過它們之間的變壓器效應(yīng)產(chǎn)生互感耦合，最終在噪聲接收線處產(chǎn)生干擾，如圖3所示。

當(dāng)噪聲源線和噪聲接收線之間的距離足夠近，以致噪聲接收線被噪聲源線產(chǎn)生的磁場所包圍時，會在噪聲接收線上產(chǎn)生感應(yīng)電流，這個感應(yīng)電流由磁場產(chǎn)生。在電路模型中，該電流可以通過互感參數(shù)來表征?；ジ邢禂?shù)Lm表示驅(qū)動傳輸線通過磁場將電流感應(yīng)到另一傳輸線的程度。受害線上產(chǎn)生的噪聲，則與驅(qū)動線的電流變化率有關(guān)，噪聲電壓的大小與電流變換率成正比，通?？梢杂晒剑?）計算：

同樣的，由于感性串?dāng)_的大小與終端負(fù)載阻抗有關(guān)，負(fù)載阻抗越大，產(chǎn)生的干擾電壓越大，因此為了減少感性串?dāng)_，可以減小負(fù)載阻抗，或者通過終端阻抗匹配來抑制反射。

3串?dāng)_的影響

串?dāng)_一般是在噪聲接收線上產(chǎn)生耦合電壓和耦合電流，從而引起接收端處的電平變化。接收端的噪聲容限決定這種電平變化是否會使接收端產(chǎn)生誤觸發(fā)。這里的噪聲容限是指門電路的抗干擾能力，包括低電平噪聲容限VNL和高電平噪聲容限VNH，如圖4所示。

其中高、低電平噪聲容限可由公式（3）（4）計算：

式中：

VOH（min）——輸出的高電平的最小電壓值;

VIH（min）——輸入的高電平的最小電壓值;

VIL（max）——輸入的低電平的最大電壓值;

VOL（max）——輸出的低電平的最大電壓值。

對于驅(qū)動器端，輸出的高電平不低于VOH（min），輸出的低電平不高于VOL（max）。而對于接收端輸入來說，只要高于VIH（min）即可以保證接收到邏輯1，只要低于VIL（max）即可保證接受到邏輯0。而如果輸入電壓值位于VIH（min）和VIL（max）之間的區(qū)域時，可能被接收電路判為1，也可能判為0。因此對于接收電路來說，輸入的電壓值不能處于這個不定態(tài)區(qū)域中。

高、低電平噪聲容限越大，表示電路的抗干擾能力越強(qiáng)。當(dāng)串?dāng)_引起接收端的電平變化超過其噪聲容限時，就會引起接收端的誤動作，可能直接導(dǎo)致整個系統(tǒng)無法正常工作。

各種類型的集成電路中，以最常見的CMOS和TTL為例，它們的邏輯電平關(guān)系如圖5所示。

從上圖可以得出，在5V工作電壓的情況下，CMOS電路和TTL電路的高電平直流噪聲容限與低電平直流噪聲容限見表1。因此CMOS電路的抗干擾能力比TTL電路強(qiáng)，在較小的串?dāng)_影響下不會產(chǎn)生誤動作。而當(dāng)串?dāng)_引起的噪聲電平超過1V時，就會導(dǎo)致接收端的電平變化，產(chǎn)生誤動作。

4串?dāng)_實例分析

在某電路板的調(diào)試過程中，筆者發(fā)現(xiàn)在沒有給開關(guān)量輸出時，上位機(jī)軟件中某開關(guān)量輸出信號的指示燈每隔一段時間就會閃一下，這就意味著該開關(guān)量輸出信號每隔一段時間會出現(xiàn)一次電平跳變，這個現(xiàn)象是不應(yīng)該出現(xiàn)的。

在確定所用到的控制軟件沒有代碼錯誤、多余操作等問題時，用示波器測量控制該路開關(guān)量輸出的鎖存芯片，發(fā)現(xiàn)該芯片的使能信號波形如圖6所示。

從圖上可以明顯看到，本該處于低電平的使能信號存在著最大1.2V的過沖和最小-0.7V的下沖。

觀察該段電路的PCB走線，發(fā)現(xiàn)使能信號線與相鄰層上的一根數(shù)據(jù)線基本重合在一起。如圖7所示，數(shù)據(jù)線每隔50ms會因讀取數(shù)據(jù)而發(fā)生電平變化，讀取數(shù)據(jù)時為低電平（0V），表示有效，持續(xù)時間為0.5us，讀取數(shù)據(jù)完畢時恢復(fù)為高電平（5V）。

分析后，可以確定該數(shù)據(jù)線為噪聲源。在讀取數(shù)據(jù)的時候，數(shù)據(jù)線上快速的沿的變化，通過容性耦合在使能信號線上產(chǎn)生串?dāng)_，致使使能信號線上的電平每隔50ms出現(xiàn)一次振鈴現(xiàn)象。當(dāng)使能信號線上的干擾電壓過大（大于鎖存芯片的噪聲容限，約為0.8V）時，會使得鎖存芯片誤動作，從而導(dǎo)致開關(guān)量輸出信號的電平發(fā)生跳變，造成指示燈閃爍。

原因查明后，通過更改走線的方式，將使能信號線稍微遠(yuǎn)離數(shù)據(jù)線后，故障現(xiàn)象消失。再用示波器觀察使能信號線上的波形，發(fā)現(xiàn)干擾電壓依然存在，但幅值降低了許多（最大過沖為0.5V，最小下沖為-0.2V）。若要進(jìn)一步減小串?dāng)_，可以通過繼續(xù)加大使能信號線和數(shù)據(jù)線的距離，在使能信號線旁增加地保護(hù)走線，或者在它們之間增加地線層等方法來達(dá)到目的。

5串?dāng)_抑制措施

設(shè)計PCB時，減少干擾源網(wǎng)絡(luò)與被干擾網(wǎng)絡(luò)之間的耦合，可以達(dá)到減小對系統(tǒng)具有負(fù)面影響的串?dāng)_現(xiàn)象的目的，但在復(fù)雜的PCB設(shè)計中不可能完全避免串?dāng)_。設(shè)計人員應(yīng)考慮選擇適當(dāng)?shù)姆椒ㄒ宰钚』當(dāng)_而不影響系統(tǒng)的其它性能。結(jié)合以上分析，主要從以下幾個方面考慮解決串?dāng)_問題的方法：

（1）采用降低信號沿的變換速率的方法。由于高速信號易于對低速信號引起串?dāng)_，所以在滿足PCB設(shè)計的前提下，可嘗試選擇慢速器件以減慢電場和磁場的變化速率，并避免混合使用不同類型的信號。

（2）在布局PCB時應(yīng)遵循的原則見表2。

（4）使用屏蔽方法。提供用于高速信號的數(shù)字接地是解決串?dāng)_問題的有效方法。但是，包地會增加布線量，使原來有限的布線區(qū)域更加擁擠。另外，為了實現(xiàn)接地線屏蔽以達(dá)到期望，接地線上的接地點之間的距離至關(guān)重要，通常小于信號變化沿長度的兩倍。同時，地線還將增加信號的分布電容，這將增加傳輸線的阻抗并減慢信號沿。由于表面層僅具有一個參考平面，因此表面層布線的電場耦合要強(qiáng)于中間層，因此對串?dāng)_更敏感的信號線應(yīng)盡可能放置在內(nèi)層中。

（5）實施傳輸線阻抗匹配。串?dāng)_的幅度跟終端阻抗與傳輸線阻抗是否匹配息息相關(guān)，因此可以通過端接，大大降低串?dāng)_的影響。如應(yīng)用串聯(lián)終端、并聯(lián)終端、戴維南終端、AC并聯(lián)終端和二極管終端等傳輸線端接方式確保最優(yōu)的信號完整性和最小化射頻能量。其中比較常采用的是串聯(lián)終端匹配方式，簡單且低功耗，但減慢了負(fù)載端的信號上升沿時間。

（6）進(jìn)行串?dāng)_分析和仿真。串?dāng)_分析的目的是為了在 PCB 實現(xiàn)中迅速地發(fā)現(xiàn)、定位和解決串?dāng)_問題。在仿真工具中可以設(shè)定電氣規(guī)則和物理規(guī)則，對可能的串?dāng)_進(jìn)行仿真分析，并在布線時自動計算信號完整性要素，例如過沖和串?dāng)_。確定串?dāng)_是否會出現(xiàn)超出噪聲容限，可根據(jù)計算的結(jié)果自動修正布線再繼續(xù)分析修正，最終形成一個最小化串?dāng)_的解決方案。

6結(jié)論

本文通過探討PCB中串?dāng)_的產(chǎn)生機(jī)理及影響，并結(jié)合實例分析了引起串?dāng)_的各種因素，提出了選擇合適元器件、合理布局布線、使用屏蔽層、實施阻抗匹配以及進(jìn)行串?dāng)_分析和仿真等措施，有效抑制PCB的串?dāng)_。隨著PCB日益高速和高密度，受限于設(shè)計面積和制造成本，串?dāng)_最小化變得尤為重要。本文可以為工程師設(shè)計PCB時提供參考，在成本和性能之間達(dá)到最好的平衡。

參考文獻(xiàn)：

[1]汪思敏，唐廣芝.PCB和電磁兼容設(shè)計（第2版）[M].機(jī)械工業(yè)出版社，2008，6.

[2]喬洪.高速PCB串?dāng)_分析及其最小化[J].中國集成電路，2007.

[3]周萍.高速PCB板的信號完整性設(shè)計[J].電子質(zhì)量，2009.

[4]邵震洪，趙杭生.高速數(shù)字電路的PCB設(shè)計.[J].現(xiàn)代軍事通信，2005.

作者簡介：

孫寶來（1986-），男，工程師，主要從事電子對抗技術(shù)方面的研究工作。