龔學(xué)銳，楊一鵬，徐曉康，邱長(zhǎng)青

（船舶綜合電力技術(shù)重點(diǎn)實(shí)驗(yàn)室，武漢 430064）

0 引言

推進(jìn)電機(jī)作為船舶的主要?jiǎng)恿υO(shè)備，對(duì)其進(jìn)行有效地控制，將直接影響船舶整體的性能。實(shí)現(xiàn)對(duì)推進(jìn)電機(jī)振動(dòng)的實(shí)時(shí)監(jiān)測(cè)與反饋，利用反饋數(shù)據(jù)對(duì)電機(jī)進(jìn)行控制，能夠進(jìn)一步保障電機(jī)的安全運(yùn)行；同時(shí)利用監(jiān)測(cè)信息可以評(píng)估設(shè)備的健康狀態(tài)，對(duì)相關(guān)故障進(jìn)行及時(shí)報(bào)警，保證推進(jìn)電機(jī)在船舶航行中的可靠性。

電機(jī)運(yùn)行產(chǎn)生振動(dòng)。不同運(yùn)行狀態(tài)下的振動(dòng)形式所包含的信息也不盡相同。因此，根據(jù)電機(jī)振動(dòng)情況判斷電機(jī)故障類(lèi)型和部位，進(jìn)而對(duì)電機(jī)進(jìn)行控制是保障電機(jī)正常運(yùn)行的重要手段之一。ARM和 FPGA是被廣泛應(yīng)用的嵌入式處理器，ARM具有較強(qiáng)的事務(wù)管理功能，而 FPGA接口豐富、靈活性強(qiáng)、可擴(kuò)展性好，兩者結(jié)合構(gòu)建的嵌入式采集系統(tǒng)兼?zhèn)涓髯缘膬?yōu)點(diǎn)。與傳統(tǒng)的嵌入式系統(tǒng)相比，這樣的架構(gòu)能夠根據(jù)需要靈活地選擇連接的外設(shè)和控制器，同時(shí)能夠根據(jù)需求在硬件實(shí)現(xiàn)和軟件實(shí)現(xiàn)之間進(jìn)行權(quán)衡。當(dāng)軟件實(shí)現(xiàn)成為瓶頸時(shí)能夠用硬件邏輯定制協(xié)處理器引擎來(lái)高效的實(shí)現(xiàn)算法，具有較好的性?xún)r(jià)比需求。

本文針對(duì)船舶推進(jìn)電機(jī)，基于 FPGA+ARM的異構(gòu)架構(gòu)設(shè)計(jì)了一種主動(dòng)控制用振動(dòng)監(jiān)測(cè)及信號(hào)反饋系統(tǒng)，并分別從硬件和軟件設(shè)計(jì)兩方面進(jìn)行論述，最后借助實(shí)驗(yàn)證明該系統(tǒng)在電機(jī)振動(dòng)監(jiān)測(cè)方面具有有效性和可靠性。

1 硬件電路設(shè)計(jì)

圖1為整體監(jiān)測(cè)系統(tǒng)的總體框圖，主要由振動(dòng)傳感器、振動(dòng)主動(dòng)控制板、數(shù)據(jù)上傳通信、上位機(jī)這幾個(gè)重要部分組成。其中基于 FPGA和ARM的振動(dòng)主動(dòng)控制板是整個(gè)系統(tǒng)的核心部件，它通過(guò)振動(dòng)傳感器獲取電機(jī)的振動(dòng)信號(hào)，進(jìn)行電機(jī)故障振動(dòng)信號(hào)的采集，從中提取出用于后續(xù)診斷的故障特征向量，并將相關(guān)信息通過(guò) CAN總線(xiàn)和串口傳輸給上位機(jī)，進(jìn)行后續(xù)的相關(guān)控制。

1.1 信號(hào)采集電路

信號(hào)采集電路主要分為模擬調(diào)理電路和 AD采樣電路兩部分，圖2為模擬調(diào)理電路的設(shè)計(jì)框圖，其主要芯片使用的是OPA1652以及THS4524。Opa1652是一款低噪聲的雙通道運(yùn)放。低失真：1 kHz 時(shí)為 0.00005%；采用雙電源或者單電源供電，供電范圍寬至40 V，典型的供電范圍是±2.25 V至±18 V或 4.5 V至36 V，本設(shè)計(jì)中采用±5 V供電。THS4524 是一款4通道低功耗、完全差分運(yùn)算放大器，實(shí)現(xiàn)輸入單端信號(hào)到差模信號(hào)的轉(zhuǎn)換。調(diào)理電路利用OPA1652芯片實(shí)現(xiàn)電壓增益降低后通過(guò) THS4524實(shí)現(xiàn)單端轉(zhuǎn)差分輸出至后續(xù)的AD采樣電路，并在此過(guò)程中同時(shí)實(shí)現(xiàn)了輸入的寬范圍低通濾波功能。

圖1 系統(tǒng)總體框架圖

圖2 模擬調(diào)理電路框圖

AD采樣電路采用ADS1274芯片實(shí)現(xiàn)4路數(shù)據(jù)的同步采樣，該芯片在工業(yè)領(lǐng)域廣泛應(yīng)用，在AD內(nèi)部每個(gè)通道分別有一個(gè)模數(shù)轉(zhuǎn)換器，實(shí)現(xiàn)模擬信號(hào)采集。同時(shí)AD內(nèi)部有4個(gè)數(shù)字濾波器，在特定工作模式中，會(huì)對(duì)采集的數(shù)據(jù)進(jìn)行濾波，減小噪聲，提高精度。最后通過(guò)串行方式將采集結(jié)果輸出。

1.2 數(shù)字處理電路

數(shù)字處理電路的核心芯片采用 xilinx zynq7系列芯片 xc7z020-clg484-2，該芯片結(jié)構(gòu)集成了基于ARM公司雙核ARM Cortex-A9多核處理器系統(tǒng)（Processing System，PS）和基于 xilinx的可編程邏輯資源的 FPGA系統(tǒng)（Programmable Logic，PL）。與此同時(shí)為完成大量數(shù)據(jù)緩存整體電路還接有外部存儲(chǔ)器DDR3和eMMC，具體結(jié)構(gòu)如圖3所示。ARM作為主控制核，控制FPGA完成信號(hào)采集和預(yù)處理部分，并將它們存儲(chǔ)至外部DDR3存儲(chǔ)器中。同時(shí)ARM通過(guò)通訊電路以CAN通信的形式獲取所需上位機(jī)所需數(shù)據(jù)并從DDR中提取，經(jīng)數(shù)據(jù)后處理后將相應(yīng)數(shù)據(jù)上傳至上位機(jī)，用于實(shí)現(xiàn)后續(xù)功能。

圖3 數(shù)字處理電路結(jié)構(gòu)圖

2 系統(tǒng)軟件設(shè)計(jì)與實(shí)現(xiàn)

本文軟件系統(tǒng)在 vivado2017.4和 xilinx的SDK軟件編譯環(huán)境中實(shí)現(xiàn)，采用verilog和C/C++語(yǔ)言，分別在芯片PL和PS兩側(cè)實(shí)現(xiàn)FPGA和ARM的程序功能。系統(tǒng)對(duì)整體軟件的需求為能夠同時(shí)進(jìn)行 4路 AD采樣結(jié)果的快速傅里葉變換（FFT）處理，最終對(duì)4路處理結(jié)果中挑選1路的某個(gè)頻點(diǎn)通過(guò) CAN接口上傳計(jì)算后數(shù)據(jù)，同時(shí)還能夠?qū)r(shí)域數(shù)據(jù)通過(guò)串口上傳至上位機(jī)，總體流程圖如圖4所示。整體軟件由PS和PL兩部分協(xié)同工作，PS側(cè)作為主控，主要承擔(dān)通訊功能、控制功能和數(shù)據(jù)后處理。PL部分則主要實(shí)現(xiàn)FFT計(jì)算和AD數(shù)據(jù)采樣兩個(gè)功能。

圖4 系統(tǒng)流程圖

2.1 系統(tǒng)通訊功能實(shí)現(xiàn)

系統(tǒng)與上位機(jī)通信主要通過(guò)CAN通訊完成，中斷函數(shù)通過(guò)郵箱地址判斷接受指令是參數(shù)設(shè)置還是數(shù)據(jù)請(qǐng)求，如果是參數(shù)設(shè)置命令，則通過(guò)解析接受到的指令更新并維護(hù)內(nèi)部參數(shù)組，包括是否控制pl側(cè)進(jìn)行FFT處理，是否上傳調(diào)式數(shù)據(jù)，是否使用頻率校正，同時(shí)上位機(jī)還能夠設(shè)置系統(tǒng)默認(rèn)的初始化值并生成 fat文件供芯片上電時(shí)讀取，實(shí)現(xiàn)掉電記憶。具體流程如圖5所示。若是數(shù)據(jù)請(qǐng)求指令，則計(jì)算相應(yīng)四個(gè)頻點(diǎn)的位置，跳轉(zhuǎn)進(jìn)入數(shù)據(jù)處理的主體函數(shù)進(jìn)行處理，以此來(lái)響應(yīng)數(shù)據(jù)請(qǐng)求指令。

2.2 處理算法實(shí)現(xiàn)

處理主體主要包含三個(gè)部分，第一部分主要負(fù)責(zé)根據(jù)配置參數(shù)計(jì)算待處理時(shí)域數(shù)據(jù)在ddr中的存儲(chǔ)位置，并請(qǐng)求FPGA進(jìn)行FFT計(jì)算將數(shù)據(jù)存儲(chǔ)到相應(yīng)地址，具體流程如圖 6-a)所示；第二部分主要是數(shù)據(jù)的后處理部分，如圖6-b)，主要對(duì)FFT處理后的數(shù)據(jù)進(jìn)行后處理，包括頻點(diǎn)選取、增益矯正、量綱轉(zhuǎn)換等。第三部分為數(shù)據(jù)回傳部分，主要負(fù)責(zé)將處理后的數(shù)據(jù)通過(guò) CAN通信回傳給上位機(jī)。同時(shí)能夠根據(jù)上位機(jī)參數(shù)設(shè)置將指定長(zhǎng)度以及抽取數(shù)據(jù)源的時(shí)域數(shù)據(jù)通過(guò)串口傳給上位機(jī)，但這一部分在正常工作模式下一般不打開(kāi)。

圖5 通訊程序流程圖

圖6 主題函數(shù)流程圖

3 實(shí)驗(yàn)測(cè)試結(jié)果

圖7 系統(tǒng)板卡實(shí)物圖

根據(jù)上述硬件和軟件設(shè)計(jì)，對(duì)本系統(tǒng)進(jìn)行實(shí)驗(yàn)驗(yàn)證，圖7為本系統(tǒng)實(shí)物圖，中間為系統(tǒng)核心板，圖8為上位機(jī)監(jiān)測(cè)界面。實(shí)驗(yàn)通過(guò)信號(hào)發(fā)生器輸入激振器模擬在不同頻率引發(fā)不同程度的電機(jī)振動(dòng)噪聲并與理論值進(jìn)行對(duì)比。實(shí)驗(yàn)結(jié)果如表1所示，實(shí)驗(yàn)證明在一定頻率范圍內(nèi)系統(tǒng)保證了良好的檢測(cè)精度。

表1 振動(dòng)信號(hào)監(jiān)測(cè)數(shù)據(jù)

圖8 上位機(jī)監(jiān)測(cè)界面

圖9 FFT計(jì)算用時(shí)

實(shí)際延遲造成的原因主要有一下幾個(gè)方面，AD采集、存儲(chǔ)和FFT計(jì)算：AD采集和FIR計(jì)算采用隨路計(jì)算，即隨著AD數(shù)據(jù)流進(jìn)行計(jì)算。即需要在1個(gè)采樣點(diǎn)的時(shí)間內(nèi)完成當(dāng)前點(diǎn)采樣以及fir濾波，否則就會(huì)被后來(lái)的數(shù)據(jù)沖掉。AD采樣率是30.720 K，所以這部分延遲為不大于32 μs。而存儲(chǔ)采用axi總線(xiàn)存入 ddr3中，axi總線(xiàn)目前使用的是150 M*64bit，因此這部分時(shí)間可以忽略不計(jì)。FFT每路延遲最大如圖9所示，每路需要124 μs。總計(jì)不超過(guò)500 μs。綜上所述振動(dòng)板處理延遲較小，能夠?qū)崿F(xiàn)參數(shù)實(shí)時(shí)反饋。

4 結(jié)論

本文對(duì)推進(jìn)電機(jī)振動(dòng)信號(hào)反饋系統(tǒng)從硬件和軟件方面進(jìn)行了設(shè)計(jì)，結(jié)合ARM和FPGA的異構(gòu)系統(tǒng)架構(gòu)設(shè)計(jì)了一種精度高、實(shí)時(shí)性強(qiáng)的電機(jī)振動(dòng)信號(hào)反饋系統(tǒng)，對(duì)采集數(shù)據(jù)進(jìn)行后處理計(jì)算，并通過(guò)上位機(jī)下達(dá)指令需求上傳相應(yīng)數(shù)據(jù)，為后續(xù)設(shè)備故障檢測(cè)、運(yùn)維提供了良好的技術(shù)基礎(chǔ)。且該系統(tǒng)資源占用少、擴(kuò)展性強(qiáng)，具備較強(qiáng)的應(yīng)用價(jià)值，可以廣泛應(yīng)用。