熊 倩，馬 奎，2，楊發(fā)順，2

(1.貴州大學(xué) 大數(shù)據(jù)與信息工程學(xué)院，貴州 貴陽 550025；2.半導(dǎo)體功率器件可靠性教育部工程研究中心，貴州 貴陽 550025)

0 引言

晶體管最重要的性能是控制電流的開斷，當(dāng)晶體管的溝道縮短到一定程度時(shí)，晶體管的溝道電流很難關(guān)緊。原因是內(nèi)部電場(chǎng)的互相干擾導(dǎo)致柵極的電場(chǎng)不能發(fā)揮作用，因此會(huì)關(guān)不斷，從而形成泄漏電流。傳統(tǒng)的平面場(chǎng)效應(yīng)(Metal Oxide Semiconductor，MOS)管由于受到短溝道效應(yīng)[1-2]的作用而不能再有效地控制電流，從而產(chǎn)生三維鰭式場(chǎng)效應(yīng)晶體管(Fin Field-Effect Transistor，F(xiàn)inFET)器件[3]。FinFET是加州大學(xué)伯克利分校的胡正明的教授發(fā)明的，主要有兩種，分別是1999年發(fā)布的基于立體型結(jié)構(gòu)的FinFET晶體管技術(shù)，2000年發(fā)布的全耗盡型絕緣襯底上的硅(Fully Depleted Silicon On Insulator，F(xiàn)OI)晶體管技術(shù)[4]。在FinFET的架構(gòu)中，閘門呈類似魚鰭的叉狀3D架構(gòu)，可于電路的兩側(cè)控制電路的接通與斷開。FinFET技術(shù)的應(yīng)用是在被發(fā)明的十年后，首先推出FinFET應(yīng)用的是Intel，在22 nm工藝節(jié)點(diǎn)時(shí)傳統(tǒng)技術(shù)已經(jīng)無法滿足溝道縮短的進(jìn)一步發(fā)展。2013年Intel推出了第一代22 nm FinFET工藝，該工藝是采用體硅FinFET結(jié)構(gòu)。2014年后Intel發(fā)布了14 nm FinFET技術(shù)，采用的也是體硅FinFET。隨后各大廠商如格羅方德、三星、臺(tái)積電等也開始轉(zhuǎn)進(jìn)到FinFET工藝當(dāng)中[5]。

本文首先梳理了體硅FinFET和SOI FinFET的結(jié)構(gòu)形式以及部分被應(yīng)用較廣泛結(jié)構(gòu)的工藝，以及在體硅和SOI技術(shù)上發(fā)展起來的其他結(jié)構(gòu)形式。著重總結(jié)了各種新型FinFET形式的結(jié)構(gòu)特點(diǎn)，最后對(duì)FinFET器件具有更好性能的結(jié)構(gòu)形式的未來工作進(jìn)行展望。

1 體硅FinFET

體硅FinFET的應(yīng)用是從2013年開始的，Intel 2013年時(shí)在22 nm技術(shù)節(jié)點(diǎn)采用了FinFET技術(shù)，從傳統(tǒng)二維平面的MOSFET變?yōu)槿S的FinFET，依舊是做在襯底硅上。在體硅FinFET基礎(chǔ)上發(fā)展起來的多柵結(jié)構(gòu)，包括兩柵、三柵、環(huán)柵、Ω柵和π柵等結(jié)構(gòu)形式[6]。

1.1 體硅FinFET的結(jié)構(gòu)以及工作機(jī)理

體硅FinFET的結(jié)構(gòu)示意圖如圖1所示，可以看到，F(xiàn)inFET的“鰭”被柵電極包圍著，其源漏區(qū)分布在兩側(cè)，體硅FinFET的制備是在有源區(qū)上面淀積介質(zhì)層然后刻蝕出凹槽，再刻蝕出硅島。在凹槽的底部會(huì)形成凹槽器件結(jié)構(gòu)，兩種器件形成并聯(lián)結(jié)構(gòu)。凹槽器件能夠有效地抑制短溝道效應(yīng)、熱載流子效應(yīng)以及器件穿通，能夠更好地提升器件的性能[7]。

圖1 體硅FinFET結(jié)構(gòu)

體硅FinFET優(yōu)點(diǎn)[7]：鰭形溝道直接與硅襯底接觸，故其散射效果比較好，散熱能力比較好；由于其沒有二氧化硅襯底，因此這種FinFET器件的制作成本較為低廉[2]。

體硅FinFET缺點(diǎn)：體硅FinFET的工藝制備流程比SOI FinFET工藝制備流程復(fù)雜，體硅FinFET的器件分離需要晶圓工藝，SOI FinFET的器件分離通過掩埋層；由于缺乏埋氧層，源漏區(qū)域容易互相滲透，惡化了亞閾值擺幅和短溝道效應(yīng)；“鰭”高度一般是厚度的兩倍或者更多，因?yàn)樵黾印蚌挕备叨瓤梢栽龃缶w管集成密度。對(duì)體硅FinFET更高的“鰭”使得對(duì)“鰭”的刻蝕、“鰭”壁的凹槽刻蝕以及隔離注入變得更困難[8]。

1.2 體硅三柵FinFET

Intel 2014年開始的14 nm技術(shù)節(jié)點(diǎn)至2019年的10 nm技術(shù)節(jié)點(diǎn)都采用的是體硅三柵FinFET技術(shù)[9]，其結(jié)構(gòu)示意圖如圖2所示[10]。只是隨著技術(shù)節(jié)點(diǎn)的提高，三柵FinFET的“鰭”的長度變長，每個(gè)“鰭”之間的距離變短，變化示意圖如圖3所示[10]。

1.3 環(huán)柵FinFET(GAA FinFET)及其工藝

三星2019年5月16日發(fā)布其3 nm布局了環(huán)柵FinFET結(jié)構(gòu)，表示目前正在開放當(dāng)中，據(jù)芯科技消息，臺(tái)積電3 nm制程技術(shù)已經(jīng)進(jìn)入實(shí)驗(yàn)室階段，業(yè)內(nèi)人士透露在環(huán)柵FinFET基礎(chǔ)上做出了突破[4]。環(huán)柵FinFET的結(jié)構(gòu)示意圖如圖4所示[11]。

圖2 體硅三柵FinFET結(jié)構(gòu)示意圖

圖3 “鰭”變化示意圖

圖4 環(huán)柵體硅FinFET結(jié)構(gòu)示意圖

工藝流程：(1)隔離工藝之后，成型氮化物作為Fin的硬掩模，形成氧化物側(cè)墻；(2)使用厚氧化物層作源漏硬掩模，以刻蝕柵溝槽(大馬士革柵凹槽)；(3)凹槽形成和Fin的兩邊同時(shí)定義寬輸出源漏區(qū)；(4)形成氮化物側(cè)墻，保證各向同性刻蝕底柵時(shí)保護(hù)Fin溝道；(5)自對(duì)準(zhǔn)生長柵氧化層，并在凹槽中填充多晶硅柵。最后是刻蝕接觸孔、金屬淀積和成型等后端工藝[12]。

體硅FinFET與SOI FinFET最大的不同就是體硅FinFET的溝道直接與襯底相連，而SOI FinFET具有一層掩埋層。其柵極制備過程與SOI柵極制備過程大致相同。

環(huán)柵的優(yōu)點(diǎn)：環(huán)柵FinFET器件表現(xiàn)出優(yōu)異的跨導(dǎo)和短溝道行為；隨著柵極數(shù)量的增加，各自的電學(xué)特性曲線也隨之上移，這是因?yàn)槎鄸牌骷趴孛娣e增大，使得反型層面積增大，載流子增多，源漏之間的工作電流也隨之增大；多柵器件使得三維結(jié)構(gòu)的反型層位置遠(yuǎn)離Si-SiO2界面從而降低載流子界面散射發(fā)生的幾率，提高了載流子的有效遷移率。

環(huán)柵FinFET的缺點(diǎn)：制造成本比較高，推廣比較緩慢；存在驅(qū)動(dòng)電流和寄生電容，寄生電容會(huì)給器件各個(gè)部分帶來外部電阻；在環(huán)繞柵極中，柵極不僅會(huì)圍繞通道，而且會(huì)圍繞一些接觸區(qū)域，這會(huì)增加結(jié)構(gòu)的電容[13]。

2 SOI FinFET

2017年據(jù)IBS預(yù)測(cè)會(huì)在7 nm技術(shù)節(jié)點(diǎn)采用SOI FinFET技術(shù)，但是由于SOI技術(shù)成本比較高，7 nm技術(shù)節(jié)點(diǎn)采用的體硅FinFET技術(shù)滿足性能要求，因此SOI+FinFET技術(shù)沒有被應(yīng)用。2019年進(jìn)入的7 nm技術(shù)節(jié)點(diǎn)采用體硅上環(huán)柵FinFET技術(shù)。SOI FinFET技術(shù)簡而言之就是在器件下層多了一層埋氧化層[14]。

2.1 雙柵SOI FinFET器件結(jié)構(gòu)

SOI FinFET采用的FinFET是基于平面MOSFET的一種變形，它將導(dǎo)電溝道包裹在鰭狀硅薄膜中，可以讓柵極與鰭結(jié)構(gòu)多了左右兩側(cè)的接觸面，多柵的結(jié)構(gòu)使其具有良好的載流子運(yùn)輸能力，有效地抑制溝道效應(yīng)。其結(jié)構(gòu)模型如圖5所示。

圖5 SOI FinFET結(jié)構(gòu)圖和SOI FinFET結(jié)構(gòu)圖縱切圖

SOI FinFET可以分為部分耗盡(Partially Depleted，PD)SOI FinFET和全部耗盡(Fully Depleted，F(xiàn)D)SOI FinFET，PD-SOI FinFET是指柵下面的硅層厚度比緊鄰溝道的耗盡層的厚度大，導(dǎo)致柵氧化層和溝道之間形成電學(xué)上的懸浮中性區(qū)，從而影響器件的電學(xué)特性，這叫做浮體效應(yīng)。FD-SOI FinFET是指硅層很薄，耗盡區(qū)可以從溝道一直衍生到氧化層，消除了浮體效應(yīng)，對(duì)于器件源漏區(qū)的耗盡區(qū)的限制起著重要作用，可以改善漏電流、短溝道效應(yīng)以及器件的亞閾特性[7，15]。所以目前一般都是采用FD-SOI FinFET。

SOI FinFET的優(yōu)點(diǎn)：SOI FinFET因?yàn)榇嬖谝粚勇裱趸瘜邮沟迷绰┑募纳娙葑冃?，可以?yīng)用于高頻狀態(tài)；SOI結(jié)構(gòu)的埋氧化層可以隔絕漏電流，可以被應(yīng)用于低功耗的場(chǎng)合。

SOI FinFET的缺點(diǎn)：FinFET器件本身的3D鰭式結(jié)構(gòu)不容易散熱，熱量會(huì)沿著垂直方向傳遞至金屬走線層，埋氧化層使得熱量不能夠及時(shí)耗散出去，嚴(yán)重影響器件的各項(xiàng)電學(xué)特性，本身FinFET器件的3D鰭式結(jié)構(gòu)不容易散熱，熱量會(huì)沿著垂直方向通過熱傳導(dǎo)至金屬走線層，低功率埋氧化層使溝道中的熱量不能及時(shí)耗散出去，嚴(yán)重影響器件的各項(xiàng)電學(xué)特性；低熱導(dǎo)率的材料，柵極以及埋氧化層的低熱導(dǎo)率材料導(dǎo)致器件很難散熱，例如掩埋層的熱導(dǎo)率SiO2比Si低兩個(gè)數(shù)量級(jí)，這就是自熱效應(yīng)[16]；并且 SOI FinFET存在高晶圓成本、高缺陷密度等問題[12]。

為了優(yōu)化器件的性能，有以下的一些措施：埋氧化層作為熱流路徑的一層壁壘，使得器件中溝道中產(chǎn)生的熱量難以往襯底耗散，大量的熱量只能通過源漏極以及柵極散發(fā)出去，源極和漏極是關(guān)鍵的散熱路徑，同時(shí)柵極/柵介質(zhì)層接觸面積引入的界面接觸熱阻對(duì)器件的熱阻影響較大，柵極也是SOI FinFET器件中關(guān)鍵的散熱路徑，提高柵極以及源漏端接觸材料的熱導(dǎo)率有利于降低器件的溫度，達(dá)到抑制自熱效應(yīng)的作用。例如將多晶硅柵換成金屬柵，金屬柵比多晶硅柵有更好的散熱能力[17]。

2.2 三柵SOI FinFET

2.2.1 一般三柵FinFET

三柵相對(duì)于兩柵對(duì)溝道的控制作用更強(qiáng)，其結(jié)構(gòu)示意圖如圖6所示。

工藝流程：(1)在硅襯底基礎(chǔ)上淀積埋氧化層，接著淀積硅薄膜，同時(shí)對(duì)其進(jìn)行離子注入摻雜(摻硼)，這樣就形成了可以制造Fin的FinFET器件的SOI結(jié)構(gòu)，如圖7(a)所示；(2)在SOI結(jié)構(gòu)的基礎(chǔ)上淀積一層氧化物作為光刻掩蔽層，用Fin掩膜版刻蝕出魚鰭區(qū)域，然后去除氧化物掩蔽層，此時(shí)帶有魚鰭體區(qū)的結(jié)構(gòu)如圖7(b)所示；(3)淀積柵氧化層之后再淀積多晶硅柵，通過柵掩膜版(用來確定溝道長度)刻蝕掉多余的多晶硅柵區(qū)域，最終形成的FinFET結(jié)構(gòu)如圖7(c)所示；(4)對(duì)源漏區(qū)域進(jìn)行摻雜，砷離子注入(N型)，對(duì)溝道進(jìn)行硼摻雜(P型)，最終形成一個(gè)源漏為高摻雜，溝道為輕摻雜的N型FinFET器件結(jié)構(gòu)[7，18]。

圖6 三柵FinFET結(jié)構(gòu)示意圖

圖7 FinFET簡要工藝流程

2.2.2 矩形三柵和梯形三柵SOI FinFET

矩形三柵和梯形三柵結(jié)構(gòu)示意圖如圖8所示。

圖8 矩形三柵和梯形三柵結(jié)構(gòu)示意圖

從亞閾值擺幅、閾值電壓、漏極電流和柵極電容這些性能指標(biāo)方面，可以對(duì)梯形FinFET和矩形FinFET的性能進(jìn)行完整的比較。結(jié)果表明，與梯形FinFET相比，矩形FinFET具有更好的性能[19]。

2.3 環(huán)柵SOI FinFET

工藝流程：前面工藝同體硅環(huán)柵FinFET工藝相同形成凹槽后，對(duì)Fin兩側(cè)做氮化物形成隔離，再對(duì)襯底進(jìn)行高劑量注入，在溝道下面生長一層氧化物埋氧化層[20]，環(huán)柵FinFET結(jié)構(gòu)示意圖如圖9所示。

圖9 SOI FinFET環(huán)柵結(jié)構(gòu)示意圖

2.4 π柵和Ω柵

Ω柵的結(jié)構(gòu)及π柵的橫截面圖如圖10所示[21]。

圖10 Ω柵結(jié)構(gòu)及π柵結(jié)構(gòu)示意圖

3 基于SOI FinFET和體硅FinFET上改進(jìn)的FinFET

3.1 BOI FinFET結(jié)構(gòu)

北京大學(xué)微納電子學(xué)研究院黃如院士提出并研制出了體硅和SOI結(jié)合(Body oxide Insulator，BOI)FinFET新結(jié)構(gòu)器件，BOI是盡量綜合了SOI FinFET和 Bulk FinFET兩者的優(yōu)勢(shì)避免缺點(diǎn)而產(chǎn)生的[22]。BOI FinFET相似于Bulk FinFET的結(jié)構(gòu)，只是在溝道處填埋了一層二氧化硅絕緣層，自然切斷了從源到漏的泄漏通道，由于這個(gè)絕緣層比SOI要小得多，因此散熱效果要比SOI FinFET好，有了絕緣層，它能夠很好地控制漏電流。其結(jié)構(gòu)示意圖如圖11所示[23]。

3.2 FOI FinFET

2016年，微電子所殷華湘研究員的團(tuán)隊(duì)提出了FOI FinFET創(chuàng)新技術(shù)，柵控作用很強(qiáng)但是性能不足，所以研究所利用低溫低阻NiPt硅化物在新型FOI FinFET上實(shí)現(xiàn)了全金屬化源漏(MSD)形成的FinFET器件。其結(jié)構(gòu)示意圖如圖12所示[24]。

3.3 NC-FinFET

2019年，先導(dǎo)中心殷華湘研究員的團(tuán)隊(duì)研制成功性能優(yōu)異的負(fù)電容(Negative Capacitance，NC)NC-FinFET器件，實(shí)現(xiàn)了SS和閾值電壓回滯分別為34.5 mV/dec和9 mV的500 nm柵長NC-FinFET器件以及SS和閾值電壓回滯分別為5 mV/dec和40 mV的20 nm柵長NCFinFET[25]?；诮饘勹F電絕緣體半導(dǎo)體(MFIS)的負(fù)電容FinFET(NC-FinFET)，為了滿足 VLSI的高速和低功耗要求，NCFET是最有前途的器件候選之一。在室溫下，它可以實(shí)現(xiàn)小于60 mV/十倍的亞閾值擺幅(SS)。其結(jié)構(gòu)示意圖如圖 13所示[26]。

與現(xiàn)有技術(shù)的FinFET電路相比，NC-FinFET電路可以在低電源電壓或低能量下實(shí)現(xiàn)能量效率操作?？梢酝ㄟ^增加鐵電體的厚度或選擇具有較低剩余極化強(qiáng)度或較高矯頑電壓的鐵電材料來改善能量延遲權(quán)衡。

圖11 BOI FinFET結(jié)構(gòu)示意圖與橫截面圖

圖12 FOI FinFET結(jié)構(gòu)示意圖

圖13 NC-FinFET

3.4 AIGaN/GaN FinFET

GaN材料能帶來重大收益，特別是在那些速度快、頻率高、效率高、耐熱性強(qiáng)、高功耗的應(yīng)用領(lǐng)域[27]。AIGaN/GaN FinFET結(jié)構(gòu)示意圖如圖14所示。

3.5 JL FinFET

無結(jié)晶體管在源極、漏極和溝道區(qū)域使用統(tǒng)一且相同類型的摻雜，這里介紹兩種無結(jié)(Junction Less，JL)FinFET結(jié)構(gòu)，分別是橫向漸變溝道(Lateral Gradient Channel，LG)和差分漸變溝道(Differential Gradient Channel，DG)JL Fin-FET。JL FinFET二維截面圖如圖15所示。

圖14 AIGaN/GaN FinFET結(jié)構(gòu)

圖15 JL FinFET二維截面圖

與DG-JL FinFET相比，LG-JL FinFET具有更高的溝道遷移率，因此具有更好的導(dǎo)通電流性能。另一方面，梯度結(jié)構(gòu)的較低摻雜分布會(huì)增加溝道的電阻率，從而導(dǎo)致較小的亞閾值電流。DG-JL FinFET與LG-JL FinFET相比，它具有更好的截止電流性能?？傮w來講DG-JL FinFET與LG-JL FinFET都展示了更好的亞閾特性在關(guān)斷和開啟電流以及DIBL效應(yīng)方面，但就亞閾值邏輯應(yīng)用方面來講，DG-JL的結(jié)構(gòu)是更好的選擇。但是，LD-JL FinFET的驅(qū)動(dòng)電流較高[28]。

3.6 iFinFET

插入氧化物 FinFET(inserted-oxide FinFET，iFinFET)是最近被提出的另一種形式的多柵極晶體管，制造工藝流程與一般FinFET制造工藝相似，與GAA FinFET不同之處在于iFinFET是在Fin的中間插入一層氧化物，結(jié)構(gòu)示意圖如圖16所示，其性能較GAA FinFET更好[29-30]。

3.7 SF-FinFET與SD-FinFET

三柵極階梯式(Step Fin，SF)FinFET和階梯式漏極(Step Drain，SD)FinFET場(chǎng)效應(yīng)晶體管，該結(jié)構(gòu)是絕緣體技術(shù)和3-D FET技術(shù)中硅和應(yīng)變硅的組合。在溝道區(qū)中使用了應(yīng)變硅。應(yīng)變硅增加了載流子的遷移率，從而改變了載流子的傳輸性能[31]。因此增加了驅(qū)動(dòng)電流，硅用于源極和漏極區(qū)域。其結(jié)構(gòu)示意圖如圖17所示。

4 結(jié)論

圖16 iFinFET結(jié)構(gòu)示意圖

圖17 SF-FinFET和SD-FinFET結(jié)構(gòu)圖

本文介紹了FinFET基礎(chǔ)結(jié)構(gòu)，第一二部分主要介紹了環(huán)柵工藝和三柵工藝，將SOI FinFET和體硅FinFET優(yōu)缺點(diǎn)進(jìn)行了對(duì)比分析。SOI FinFET由于有一層埋氧化層，可以有效地抑制漏電流，但不利于器件散熱。而體硅FinFET就具有很好的散熱功效。在此基礎(chǔ)上根據(jù)柵的數(shù)量可以分為兩柵、三柵、多柵和環(huán)柵器件等。第三部分就是根據(jù)FinFET基礎(chǔ)形式所發(fā)展起來的FinFET的其他結(jié)構(gòu)形式。其中 FOI FinFET、BOI FinFET以及 NC-FinFET目前研究比較廣泛。這些新結(jié)構(gòu)形式的器件都具有良好的性能。

文中所介紹的結(jié)構(gòu)形式都是獨(dú)立的FinFET結(jié)構(gòu)，可考慮將兩個(gè)FinFET結(jié)構(gòu)做在同一襯底上面，實(shí)現(xiàn)并列放置或正交疊放，做成一個(gè)反相器，通過仿真軟件仿真結(jié)構(gòu)研究其性能。其中許多工藝步驟需要考慮，所以要實(shí)現(xiàn)這一結(jié)構(gòu)形式，還需要大量工作。

目前還有許多新的結(jié)構(gòu)形式的器件正在被研究，對(duì)于未來實(shí)現(xiàn)溝道更窄、性能更好的晶體管具有重大意義，國內(nèi)外對(duì)于此研究有重大突破，在后摩爾時(shí)代FinFET器件極具優(yōu)勢(shì)。總之，對(duì)FinFET新型結(jié)構(gòu)的探索對(duì)于我國晶體管的發(fā)展意義重大。