漸 歡，全大英，侯曉宇，范 威，金小萍

(中國(guó)計(jì)量大學(xué)信息工程學(xué)院，浙江省電磁波信息技術(shù)與計(jì)量檢測(cè)重點(diǎn)實(shí)驗(yàn)室，浙江杭州 310018)

0 引言

在通信、雷達(dá)、導(dǎo)航、環(huán)境監(jiān)測(cè)等信號(hào)處理的相關(guān)研發(fā)、生產(chǎn)和測(cè)試場(chǎng)合，除了直觀查看信號(hào)的時(shí)域波形和頻域頻譜并測(cè)試基本的參數(shù)之外，通常需要記錄信號(hào)的原始波形。部分高端的示波器和頻譜儀具備這種能力，但是往往存在實(shí)時(shí)性不足造成需要對(duì)采集的信號(hào)降采樣率后才能存儲(chǔ)，并且存儲(chǔ)空間有限，在采樣率較高時(shí)，無法采樣足夠時(shí)長(zhǎng)的數(shù)據(jù)。而專門為某一項(xiàng)目設(shè)計(jì)的采集模擬器往往功能比較復(fù)雜，并且針對(duì)項(xiàng)目設(shè)計(jì)，缺乏良好的通用性。

一般而言，多通道高速信號(hào)采集器主要指標(biāo)有采樣頻率、采樣精度、幅相一致性和有效存儲(chǔ)容量等。采樣頻率和采樣精度多與ADC芯片的架構(gòu)、硬件設(shè)計(jì)、數(shù)據(jù)接口設(shè)計(jì)和軟件算法有關(guān)[1]。近年來，ADC芯片性能隨著設(shè)計(jì)技術(shù)和工藝水平的不斷提升而得到長(zhǎng)足發(fā)展，數(shù)Gsps采樣率的高速高精度ADC不斷得到商用。采樣速率的提高造成了獲得的數(shù)據(jù)速率不斷提高。以往采樣數(shù)據(jù)的傳輸方式多采用如低壓差分信號(hào)(low-voltage differential signaling，LVDS)傳輸?shù)炔⑿蟹绞剑浣涌谒俾首罡咧挥? Gbps左右，且容易出現(xiàn)時(shí)鐘同步困難、串行干擾大、PCB布線復(fù)雜等問題[2]，無法滿足當(dāng)前高速ADC發(fā)展需求。而采用基于JESD204B標(biāo)準(zhǔn)協(xié)議的高速串行接口能有效解決這些問題。JESD204B標(biāo)準(zhǔn)協(xié)議是JESD204協(xié)議的第三個(gè)版本，每通道采樣速率最大12.5 Gbps，支持確定性延遲和諧波時(shí)鐘，是單向點(diǎn)對(duì)點(diǎn)的高速串行協(xié)議[3-4]。該接口簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，使得PCB布局布線更輕松，減少了芯片引腳數(shù)量，降低總體成本[5]，且JESD204B可以實(shí)現(xiàn)轉(zhuǎn)換器與FPGA之間的通道同步[6]。

幅相一致性是多通道采集器的另一個(gè)重要指標(biāo)，也是設(shè)計(jì)難點(diǎn)之一，不僅需要硬件設(shè)計(jì)保證，軟件設(shè)計(jì)也尤為重要。在高速大帶寬信號(hào)采樣中，幅相一致性顯得更加重要。需要在設(shè)計(jì)中采用最新的信號(hào)和時(shí)鐘緩沖器件，采取必要的校準(zhǔn)措施，并且更加關(guān)注信號(hào)完整性設(shè)計(jì)。

此外，多通道采集器的實(shí)時(shí)存儲(chǔ)設(shè)計(jì)多采用FPGA作高速緩存。在采樣率較低且采樣數(shù)據(jù)帶寬較小情況下，許多信號(hào)采樣系統(tǒng)都是將信號(hào)采集后直接發(fā)送至上位機(jī)，進(jìn)行存儲(chǔ)和計(jì)算[7]，采集系統(tǒng)的有效存儲(chǔ)空間與主機(jī)硬盤大小有關(guān)。這種設(shè)計(jì)方案有一定局限性，在高采樣率情況下，采樣數(shù)據(jù)帶寬大，但是采集系統(tǒng)與上位機(jī)之間的數(shù)據(jù)傳輸速度較慢，無法將采集的數(shù)據(jù)實(shí)時(shí)傳輸至上位機(jī)。因此需要通過設(shè)計(jì)高速數(shù)據(jù)緩存模塊，實(shí)現(xiàn)采集數(shù)據(jù)的實(shí)時(shí)存儲(chǔ)，采集系統(tǒng)的有效存儲(chǔ)空間通常與高速緩存模塊存儲(chǔ)空間大小有關(guān)。

針對(duì)傳統(tǒng)信號(hào)采樣系統(tǒng)的不足，本文采用基于JESD204B標(biāo)準(zhǔn)接口的高性能ADC器件完成高達(dá)2.5 GSps采樣率的多通道信號(hào)采樣，配合高性能的FPGA和DSP，實(shí)現(xiàn)了一種多通道同步采集系統(tǒng)，該系統(tǒng)能夠?qū)崟r(shí)記錄高速模擬信號(hào)，記錄的數(shù)據(jù)通過以太網(wǎng)接口傳輸?shù)缴衔粰C(jī)完成進(jìn)一步的測(cè)試和分析工作。

1 總體架構(gòu)

多通道高速信號(hào)采集器總體架構(gòu)如圖1所示。

圖1 采集器總體架構(gòu)

如圖1所示的高速信號(hào)采集器由4部分組成，多通道高速ADC、數(shù)據(jù)預(yù)處理、實(shí)時(shí)存儲(chǔ)、控制和數(shù)據(jù)導(dǎo)出。其中，高速ADC完成模擬數(shù)字轉(zhuǎn)換，前級(jí)輸入的信號(hào)可以是雷達(dá)和通信的射頻信號(hào)或者中頻信號(hào)，信號(hào)和采樣率的關(guān)系應(yīng)該滿足Nyquist采樣定理或者帶通采樣定理。ADC采集的數(shù)據(jù)完成串并轉(zhuǎn)換以適合并行傳輸和處理，完成預(yù)處理的數(shù)據(jù)將被實(shí)時(shí)存儲(chǔ)到DDR存儲(chǔ)器。上述工作在控制和數(shù)據(jù)導(dǎo)出模塊的控制下工作，一旦數(shù)據(jù)存儲(chǔ)完畢，即可以通過千兆以太網(wǎng)導(dǎo)出到外部主機(jī)。

多通道ADC設(shè)計(jì)時(shí)，不僅對(duì)于ADC的ENOB(有效位數(shù))、動(dòng)態(tài)范圍、輸入信號(hào)帶寬等性能有要求，而且還要提供良好的ADC的多通道一致性。數(shù)據(jù)預(yù)處理主要完成數(shù)據(jù)的打包以方便存儲(chǔ)和傳輸。此外數(shù)據(jù)打包功能主要完成四通道數(shù)據(jù)的拼接，同時(shí)在采集數(shù)據(jù)起始端加入數(shù)據(jù)頭標(biāo)識(shí)，在一個(gè)數(shù)據(jù)脈沖結(jié)束時(shí)加入數(shù)據(jù)尾標(biāo)識(shí)，以實(shí)現(xiàn)一個(gè)簡(jiǎn)單的傳輸協(xié)議。所設(shè)計(jì)多通道高速信號(hào)采集器作為便攜式采集設(shè)備，不提供非易失性存儲(chǔ)功能。最后采用DSP作為上位機(jī)命令的解析和采集的控制管理模塊。數(shù)據(jù)導(dǎo)出時(shí)，DSP通過外掛DDR進(jìn)行數(shù)據(jù)傳輸?shù)臅捍?，最終數(shù)據(jù)通過千兆以太網(wǎng)傳輸?shù)缴衔粰C(jī)。

2 硬件設(shè)計(jì)

基于所設(shè)計(jì)的總體架構(gòu)，采用最新的ADC、FPGA、DSP等器件，設(shè)計(jì)多通道高速信號(hào)采集器硬件平臺(tái)。

2.1 硬件實(shí)現(xiàn)總體框圖

硬件實(shí)現(xiàn)總體框圖如圖2所示。

圖2 硬件實(shí)現(xiàn)總體框圖

所設(shè)計(jì)硬件主要包含3個(gè)部分，4片ADC芯片AD9625完成多通道采樣、Virtex-7系列FPGA XC7V690T和TMS320C6678 DSP完成數(shù)據(jù)預(yù)處理、實(shí)時(shí)處理和傳輸。FPGA外掛3組DDR，每組DDR大小2 GByte；DSP外掛一組DDR，大小為2 GByte。DSP通過千兆以太網(wǎng)與上位機(jī)通信，完成控制命令和數(shù)據(jù)的交互。

采集器的工作流程為：四通道AD9625并行采集輸入的信號(hào)，采集得到的數(shù)字信號(hào)通過JESD204B接口傳輸至FPGA，F(xiàn)PGA完成數(shù)據(jù)的預(yù)處理與數(shù)據(jù)緩存，最終經(jīng)DSP通過網(wǎng)口將數(shù)據(jù)傳輸至主機(jī)。

2.2 多通道同步信號(hào)采集電路

多通道同步信號(hào)采集采用4片AD9625實(shí)現(xiàn)。AD9625提供高性能模數(shù)轉(zhuǎn)換器(ADC)，該芯片量化位數(shù)12 bit，采樣率高達(dá)2.5 Gbps，差分模擬輸入電平為1.1 V，支持3.2 GHz全功率模擬輸入帶寬[8]。多通道同步采集電路設(shè)計(jì)框圖如圖3所示。

圖3 多通道同步采集電路設(shè)計(jì)框圖

AD9625采用符合JESD204B標(biāo)準(zhǔn)的數(shù)據(jù)接口，以節(jié)省FPGA的I/O資源并提高數(shù)據(jù)傳輸速率。

多通道同步設(shè)計(jì)基于JESD204B的多片同步機(jī)制。在設(shè)計(jì)中，通過HMC7044提供的時(shí)鐘網(wǎng)絡(luò)配合JESD204B接收器的確定性延時(shí)同步設(shè)計(jì)，實(shí)現(xiàn)多片同步：

(1)HMC7044輸出4路時(shí)鐘，時(shí)鐘頻率為2.5 GHz，分別送往4片AD9625實(shí)現(xiàn)器件時(shí)鐘的相位對(duì)準(zhǔn)，相位誤差最大為30 ps；

(2)在FPGA內(nèi)部的JESD204B接收器中選擇適當(dāng)?shù)膹椥跃彌_器釋放點(diǎn)(elastic buffer release points)以保證確定性延遲。確定性延遲指的是從串行數(shù)據(jù)發(fā)送端的并行幀數(shù)據(jù)輸入至接收端并行解幀所需的時(shí)間[9]。AD9625和FPGA之間由SYNC信號(hào)和SYSREF信號(hào)共同完成并確定多幀時(shí)鐘邊沿。其中SYSREF信號(hào)由FPGA控制HMC7044產(chǎn)生，以保證多幀時(shí)鐘邊沿同步產(chǎn)生。

(3)通過電路走線等長(zhǎng)設(shè)計(jì)，確保各AD9625到FPGA的SYNC信號(hào)滿足定時(shí)要求，芯片間等長(zhǎng)布線設(shè)計(jì)由硬件設(shè)計(jì)保證，布線誤差小于2 mm，工程上PCB傳輸線上信號(hào)的傳輸速度按照光速的80%計(jì)算，則最大延遲誤差小于8.3 ps。FPGA內(nèi)部布線導(dǎo)致的延遲誤差一般為時(shí)鐘周期的整數(shù)倍，約為ns級(jí)延遲，其可以通過對(duì)相關(guān)時(shí)鐘信號(hào)進(jìn)行約束，以達(dá)到布線等長(zhǎng)設(shè)計(jì)。

在該同步機(jī)制下，可保證四通道之間同步誤差最大約38 ps。

2.3 數(shù)據(jù)實(shí)時(shí)存儲(chǔ)電路

本文設(shè)計(jì)的采集器為了滿足雷達(dá)和通信的信號(hào)采集需求，需要以最高2.5 Gsps采樣率采集信號(hào)。實(shí)時(shí)數(shù)據(jù)帶寬高達(dá)160 Gbps。采用3組共6 GByte的DDRIII SDRAM，在最高采樣率下工作可以存儲(chǔ)的數(shù)據(jù)長(zhǎng)度為0.3 s。若采樣率降至1 Gbps，則可以存儲(chǔ)的數(shù)據(jù)長(zhǎng)度為0.75 s，能夠滿足大部分的寬帶通信和雷達(dá)研發(fā)、調(diào)試和測(cè)試的需求。

DDRIII工作在1 200 MHz的雙沿采樣，數(shù)據(jù)位寬為64位，因此其理論數(shù)據(jù)吞吐率最大為102.4 Gbps，3組DDR同時(shí)讀寫速度為307.2 Gbps，遠(yuǎn)高于實(shí)時(shí)采集的數(shù)據(jù)速率，因此能夠?qū)崿F(xiàn)數(shù)據(jù)原始采樣率實(shí)時(shí)存儲(chǔ)。

2.4 數(shù)據(jù)傳輸和導(dǎo)出電路

數(shù)據(jù)傳輸和數(shù)據(jù)導(dǎo)出電路架構(gòu)如圖4所示。

圖4 數(shù)據(jù)傳輸和數(shù)據(jù)導(dǎo)出電路設(shè)計(jì)架構(gòu)

在圖4中，F(xiàn)PGA與DSP之間SRIO接口采用4X模式，鏈路速率5 Gbps，則SRIO接口理論傳輸速率為16 Gbps，以太網(wǎng)理論傳輸速率為1 000Mbps，均遠(yuǎn)小于ADC接口最大傳輸速率160 Gbps。綜合上述據(jù)，由于FPGA與DSP、DSP與上位機(jī)之間數(shù)據(jù)傳輸速率較慢，無法將采集數(shù)據(jù)及時(shí)導(dǎo)出，因此該系統(tǒng)設(shè)計(jì)滿足采集數(shù)據(jù)實(shí)時(shí)存儲(chǔ)要求，但無法滿足采集數(shù)據(jù)實(shí)時(shí)搬移要求。

3 軟件設(shè)計(jì)

軟件設(shè)計(jì)主要由上位機(jī)、DSP和FPGA 3個(gè)部分組成，上位機(jī)軟件包括采集界面設(shè)計(jì)、采集參數(shù)寄存器配置、采集文件導(dǎo)出和設(shè)備工作狀態(tài)顯示。上位機(jī)每次采集開始前先發(fā)送軟復(fù)位命令寄存器，用于清空FPGA端FIFO存儲(chǔ)的數(shù)據(jù)，初始化數(shù)據(jù)傳輸控制狀態(tài)機(jī)，最后進(jìn)入設(shè)備工作就緒狀態(tài)。上位機(jī)運(yùn)行于PC機(jī)Windows環(huán)境，由于采用以太網(wǎng)通信，上位機(jī)對(duì)PC機(jī)硬件沒有特殊要求。FPGA邏輯設(shè)計(jì)包含ADC接口設(shè)計(jì)、SRIO接口設(shè)計(jì)、DDR接口設(shè)計(jì)、數(shù)據(jù)預(yù)處理設(shè)計(jì)等，DSP軟件設(shè)計(jì)主要包括控制命令轉(zhuǎn)發(fā)和數(shù)據(jù)轉(zhuǎn)發(fā)兩部分。

3.1 ADC接口配置及同步設(shè)計(jì)

ADC接口采用JESD204B協(xié)議標(biāo)準(zhǔn)接口，設(shè)置JESD204B接口參數(shù)：鏈路通道數(shù)(L)為8，幀字節(jié)個(gè)數(shù)(F)為1，多幀幀數(shù)(M)為32，鏈路速率(line rate)為6.25 Gbps，參考時(shí)鐘625 MHz，動(dòng)態(tài)重配置端口(dynamic reconfiguration port，DRP)時(shí)鐘為100 MHz。則核時(shí)鐘(CORE_CLK)速率為

(1)

根據(jù)AD9625芯片手冊(cè)，產(chǎn)生相關(guān)寄存器配置清單，主要寄存器配置列表如表1所示。

表1 AD9625主要寄存器配置列表

表1中，寄存器地址0x03A表示配置SYSREF信號(hào)為連續(xù)模式，下降沿有效；寄存器地址0x72表示配置JESD204B為8通道工作模式。

根據(jù)時(shí)鐘設(shè)計(jì)需求，設(shè)計(jì)HMC7044相關(guān)寄存器列表。在設(shè)備上電后，通過HMC7044的SPI接口，完成時(shí)鐘芯片配置。在HMC7044配置完成后，通過AD9625的SPI接口完成ADC芯片配置，然后開始同步校驗(yàn)。該配置過程狀態(tài)機(jī)設(shè)計(jì)如圖5所示。

圖5 JESD204B配置同步狀態(tài)機(jī)

圖5中，在HMC7044配置完成之后，開始AD9625配置，配置完成后等待1 ms，然后跳入SYNC_TEST狀態(tài)，檢測(cè)4片AD9625的SYNC信號(hào)是否置高，若任意路未置高，則回到IDEL_STATE狀態(tài)開始重新配置。

SNHB物流中心擁有自己研發(fā)先進(jìn)的分撥超級(jí)系統(tǒng)完全脫離、獨(dú)立，同時(shí)整個(gè)系統(tǒng)能夠管理和檢測(cè)到每個(gè)包裹從發(fā)貨到包裹簽收的整個(gè)流程，提供強(qiáng)大的決策支持。

3.2 數(shù)據(jù)預(yù)處理設(shè)計(jì)

數(shù)據(jù)預(yù)處理主要完成數(shù)據(jù)的打包功能，具體設(shè)計(jì)框圖如圖6所示。

圖6 數(shù)據(jù)預(yù)處理設(shè)計(jì)框圖

圖6中，每通道ADC有16路數(shù)據(jù)并行輸入，根據(jù)PRF觸發(fā)信號(hào)和START信號(hào)在Package模塊中完成數(shù)據(jù)的打包，即在脈沖頭和脈沖尾加入數(shù)據(jù)頭標(biāo)識(shí)和數(shù)據(jù)尾標(biāo)識(shí)，以記錄采集脈沖的脈寬和周期參數(shù)，在連續(xù)采集模式下則只需要加入數(shù)據(jù)頭標(biāo)識(shí)。其中PRF觸發(fā)信號(hào)指脈沖信號(hào)采集模式時(shí)的采集觸發(fā)信號(hào)，PRF上升沿指示當(dāng)前脈沖采集的起始時(shí)刻，下降沿指示當(dāng)前脈沖采集的結(jié)束時(shí)刻。最后將封裝好的數(shù)據(jù)寫入FIFO，方便DDR進(jìn)行數(shù)據(jù)的存儲(chǔ)。

3.3 實(shí)時(shí)存儲(chǔ)設(shè)計(jì)

通過實(shí)際測(cè)試，所設(shè)計(jì)的單組DDR驅(qū)動(dòng)寫速度為81.9 Gbps，約為理論傳輸速度的80%。四通道采集數(shù)據(jù)傳輸速度最大為160 Gbps，若進(jìn)行單組DDR寫操作，則無法滿足實(shí)時(shí)存儲(chǔ)要求。由于四通道采集數(shù)據(jù)有效位寬為1 024 bit，DDR驅(qū)動(dòng)接口用戶位寬為512 bit，若3組DDR同時(shí)進(jìn)行寫操作，則數(shù)據(jù)無法同時(shí)均分至3組DDR，導(dǎo)致DDR存儲(chǔ)空間浪費(fèi)。因此通過FIFO緩存設(shè)計(jì)，進(jìn)行分時(shí)寫操作，可有效實(shí)現(xiàn)存儲(chǔ)空間利用以及實(shí)時(shí)存儲(chǔ)需求。其總體設(shè)計(jì)框圖如圖7所示。

圖7 DDR接口軟件設(shè)計(jì)

圖7中，traffic_gen模塊主要根據(jù)讀寫命令產(chǎn)生DDR讀寫時(shí)序進(jìn)行讀寫操作。Data_switch模塊主要進(jìn)行數(shù)據(jù)傳輸控制，包括采集數(shù)據(jù)分發(fā)至3組DDR，以及控制從3組DDR中讀取數(shù)據(jù)，其狀態(tài)機(jī)設(shè)計(jì)如圖8所示。

圖8 DDR讀寫控制狀態(tài)機(jī)

設(shè)計(jì)Nblock=1 MByte大小的數(shù)據(jù)分段輪流分發(fā)數(shù)據(jù)到各組DDR。假設(shè)以最大采樣率fsmax=2.5 Gbps采集數(shù)據(jù)，則四通道采集1 MByte數(shù)據(jù)量耗時(shí)Ts,1M=Nblock/(fsmax×16×4)≈50 μs。由于采樣速率比單組DDR寫速率高，因此需要采用FIFO緩存數(shù)據(jù)。設(shè)計(jì)DDR寫FIFO位寬為1 024 bit，則需要FIFO深度大小為

(2)

式中：LFIFO為FIFO深度；rddr_wr為DDR實(shí)際寫速率， Gbps。

由于3組DDR輪流寫入，因此每個(gè)FIFO寫入間隔為3Ts,1M≈150 μs，遠(yuǎn)大于DDR寫入1 MByte數(shù)據(jù)的時(shí)間Twr,1M=Nblock/rddr_wr≈98 μs。因此根據(jù)FIFO設(shè)置深度選項(xiàng)，設(shè)置3組DDR寫FIFO深度為4 096，能夠滿足實(shí)時(shí)存儲(chǔ)需求。由于DDR讀取速率遠(yuǎn)大于SRIO數(shù)據(jù)傳輸速度，設(shè)計(jì)DDR讀FIFO位寬為1 024 bit，深度64即可滿足SRIO數(shù)據(jù)傳輸需求，其中DDR讀控制由DDR讀FIFO的幾乎滿標(biāo)志控制，防止FIFO寫滿。

3.4 FPGA與DSP數(shù)據(jù)傳輸設(shè)計(jì)

圖9 FPGA端SRIO接口數(shù)據(jù)傳輸流程

如圖9所示，DSP每次請(qǐng)求數(shù)據(jù)前發(fā)送數(shù)據(jù)請(qǐng)求命令，F(xiàn)PGA收到數(shù)據(jù)請(qǐng)求后開始傳輸1 MByte數(shù)據(jù)量，數(shù)據(jù)每次傳輸完成后發(fā)送Doorbell(門鈴)中斷指令，通知DSP數(shù)據(jù)發(fā)送完成，F(xiàn)PGA然后等待下一次數(shù)據(jù)請(qǐng)求。

DSP軟件設(shè)計(jì)由命令轉(zhuǎn)發(fā)部分和數(shù)據(jù)轉(zhuǎn)發(fā)部分組成，DSP和上位機(jī)之間通過千兆以太網(wǎng)通信。在運(yùn)行狀態(tài)下，DSP通過以太網(wǎng)接收來自上位機(jī)的控制指令，解析后將命令通過SRIO接口發(fā)送到FPGA。DSP端SRIO接口接收到采集數(shù)據(jù)后，通過乒乓方式將數(shù)據(jù)通過以太網(wǎng)轉(zhuǎn)發(fā)給上位機(jī)。

乒乓轉(zhuǎn)發(fā)如圖10所示，首先SRIO將數(shù)據(jù)緩沖區(qū)1和數(shù)據(jù)緩沖區(qū)2填滿，然后通過以太網(wǎng)將數(shù)據(jù)緩沖區(qū)1中的數(shù)據(jù)上傳。接著，當(dāng)SRIO將數(shù)據(jù)傳入緩沖區(qū)1的同時(shí)以太網(wǎng)將數(shù)據(jù)緩沖區(qū)2中的數(shù)據(jù)上傳。隨后，當(dāng)SRIO將數(shù)據(jù)傳入緩沖區(qū)2的同時(shí)以太網(wǎng)將數(shù)據(jù)緩沖區(qū)1中的數(shù)據(jù)上傳。如此往復(fù)，便可實(shí)現(xiàn)乒乓操作。

圖10 DSP端SRIO乒乓緩存設(shè)計(jì)

4 實(shí)驗(yàn)和分析

所設(shè)計(jì)的多通道高速信號(hào)采集器板卡實(shí)物原型如圖11所示。

圖11 高通道信號(hào)采集器原型實(shí)物

該原型包含4個(gè)SMA輸入信號(hào)接口以及必要的參考時(shí)鐘和采樣時(shí)鐘輸入接口，并且對(duì)外的控制和數(shù)據(jù)接口為千兆以太網(wǎng)。

4.1 采集功能測(cè)試

圖11所示的信號(hào)采集器原型通過以太網(wǎng)連接到上位機(jī)，并且連接必要的時(shí)鐘信號(hào)、觸發(fā)信號(hào)和ADC輸入信號(hào)。在如圖12所示的上位機(jī)數(shù)據(jù)采集界面完成工作模式配置，并且配置文件為6 GByte。點(diǎn)擊開始采集。

圖12 上位機(jī)界面

測(cè)試結(jié)果顯示，可連續(xù)采集6 GByte數(shù)據(jù)，采集數(shù)據(jù)通過MATLAB分析，采集波形正確。

4.2 多通道幅相一致性測(cè)試

使用信號(hào)源SMA100A，提供0～7 dBm的2.5 Gbps采樣時(shí)鐘，并依次設(shè)置頻率為1 300、1 800、2 300 MHz的采集信號(hào)，使用功分器分四路并行輸入，每個(gè)采樣頻率進(jìn)行10組采集實(shí)驗(yàn)，計(jì)算每通道正弦波相位以換算成時(shí)域延時(shí)，并相互作差得到通道間延遲。其中以第一通道為基準(zhǔn)，如第二通道與第一通道之間的時(shí)間延遲為ΔT2-1，以此類推，記錄每通道間延遲最大值，其測(cè)試結(jié)果如表2所示。

表2 多通道幅相一致性測(cè)試

表2測(cè)試結(jié)果表明通道間最大延遲為12.35 ps，通道間一致性較好。

4.3 四通道平坦度、ENOB、SNR測(cè)試

使用信號(hào)源SMA100A，提供0～7 dBm的2.5 Gbps采樣時(shí)鐘，并依次設(shè)置頻率為1 300、1 800、2 300 MHz的采集信號(hào)，每個(gè)頻點(diǎn)進(jìn)行10次采集實(shí)驗(yàn)，計(jì)算每通道之間采集信號(hào)功率誤差值、ENOB和SNR,其測(cè)試結(jié)果如表3、表4和表5所示。

表3 帶內(nèi)平坦度測(cè)試

表4 有效位(ENOB)測(cè)試

表5 信噪比(SNR)測(cè)試

由表3測(cè)試結(jié)果可以看出，通道4不同頻點(diǎn)信號(hào)間最大功率誤差值為1.295 dB，通道具有良好的帶內(nèi)平坦度。

由表4和表5可知，所設(shè)計(jì)的多通道采集器，隨著采集頻率的增加，數(shù)據(jù)有效位逐漸降低，在2 300 MHz采集頻率下，有效位最小為6.501 bit，信噪比最小為41.05 dB。在對(duì)信噪比要求特別高的場(chǎng)合，需要針對(duì)電源和信號(hào)完整性做進(jìn)一步優(yōu)化。

5 結(jié)束語

本文采用新型的AD9625模數(shù)轉(zhuǎn)換芯片實(shí)現(xiàn)了一種采樣率高達(dá)2.5 Gsps的多通道信號(hào)采集器，借助FPGA的高速緩存特性，實(shí)現(xiàn)了最大6 GByte時(shí)域波形數(shù)據(jù)的實(shí)時(shí)存儲(chǔ)。并通過實(shí)際測(cè)試，驗(yàn)證了多通道同步方案設(shè)計(jì)的可行性和良好的幅相一致性，以及數(shù)據(jù)采集的高可靠性。設(shè)備尺寸較小具備便攜性等優(yōu)點(diǎn)，同時(shí)其多通道同步設(shè)計(jì)方案具有較強(qiáng)的工程借鑒意義。