摘 要 互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）集成電路內(nèi)部器件縮放技術(shù)使其面臨嚴(yán)重靜電放電（ESD）威脅，當(dāng)前采用靜電放電保護(hù)電路，實(shí)際能力有限。本文先分析了靜電放電保護(hù)器件工作特性與相關(guān)參數(shù)，隨后，著重探討了互補(bǔ)金屬氧化物半導(dǎo)體集成電路靜電放電保護(hù)技術(shù)設(shè)計(jì)、優(yōu)化，根據(jù)測(cè)試結(jié)果判斷應(yīng)用效果。

關(guān)鍵詞 集成電路;靜電放電;保護(hù)技術(shù)

引言

伴隨我國(guó)集成電路制造工藝技術(shù)水平的提升，集成電路發(fā)展水平顯著提高，且推動(dòng)其朝向高速率、低能耗與多功能方向發(fā)展。但在芯片性能提高的同時(shí)，也存在互補(bǔ)金屬氧化物半導(dǎo)體絕緣層變薄的情況，使電路整體抗壓能力下降，因此，加強(qiáng)集成電路的靜電放電保護(hù)管理和技術(shù)優(yōu)化，成為一項(xiàng)重點(diǎn)內(nèi)容。

1ESD保護(hù)器件工作特性與參數(shù)

1.1 工作原理

靜電放電保護(hù)裝置以兩種方式工作。即，提供低電阻排放通道切換靜電放電電流，繞過檢測(cè)能量以防止受保護(hù)電路損壞。同時(shí)抑制暫時(shí)靜電放電電壓的急劇上升，在受保護(hù)的電路工作電壓附近鉗制針電壓。利用多層可變電阻、二極管陣列、金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)電晶體、聚合物抑制器、硅等保護(hù)裝置進(jìn)行靜電放電保護(hù)設(shè)計(jì)是電子產(chǎn)品抗靜電放電設(shè)計(jì)的一般方法。金屬氧化物半導(dǎo)體電晶體是最常用的靜電放電保護(hù)裝置。使用保護(hù)裝置從主破壞區(qū)域發(fā)射靜電放電電流，保護(hù)裝置在主破壞區(qū)域保持完好。但是，這種限制具有二次破壞特性。保護(hù)裝置因電壓或電流過多而進(jìn)入二級(jí)破壞區(qū)域時(shí)，會(huì)發(fā)生永久性損壞[1]。

1.2 工作參數(shù)

通過傳輸線脈沖技術(shù)獲得的特性圖顯示的曲線反映電壓的猝滅現(xiàn)象，測(cè)量靜電放電保護(hù)程序等級(jí)的參數(shù)。靜電放電保護(hù)程序的優(yōu)勢(shì)決定何時(shí)打開靜電放電保護(hù)程序。是二次斷點(diǎn)。靜電放電電壓額定值由通過二次制動(dòng)電流保持電壓的大小，提供低電阻電流排出路徑。同時(shí)，強(qiáng)電場(chǎng)、高電流、瞬時(shí)短脈沖要求保護(hù)裝置具有很快的限制響應(yīng)時(shí)間。二次擊穿電壓和限制反應(yīng)時(shí)間等都是表示靜電放電保護(hù)裝置防靜電功能的特征參數(shù)

2CMOS集成電路ESD保護(hù)技術(shù)

2.1 保護(hù)設(shè)計(jì)

在抗靜電放電保護(hù)措施中，最為有效同時(shí)也是最重要的方法是將靜電保護(hù)電路結(jié)構(gòu)添加到已有的集成電路中。靜電保護(hù)機(jī)制主要功能在于發(fā)生靜電故障時(shí)，可以有效釋放系統(tǒng)內(nèi)的靜電，以免對(duì)其他設(shè)備內(nèi)部工作電路產(chǎn)生影響。實(shí)際上，有效靜電防護(hù)結(jié)構(gòu)設(shè)計(jì)是一項(xiàng)長(zhǎng)期發(fā)展過程，而且其抗靜電放電能力需要在良好保護(hù)中不斷被優(yōu)化和改進(jìn)。當(dāng)系統(tǒng)出現(xiàn)了靜電放電沖擊時(shí)，靜電放電保護(hù)電路需要建立能立即釋放靜電能量的通路，并且保護(hù)電路本身要有承受高電流的能力。所以，保護(hù)電路需要有較低擊穿電壓或者高觸發(fā)速度，形成低電阻路徑，并均勻釋放靜電放電能量[2]。

在進(jìn)行設(shè)計(jì)中，要在電路附近提供穩(wěn)定電壓箱，以此實(shí)現(xiàn)輸入設(shè)備的保護(hù)并方式高壓進(jìn)入到電網(wǎng)，對(duì)輸入端子和柵極造成破壞。靜電放電保護(hù)電路是專用的集成電路，能為靜電放電提供穩(wěn)定電流路徑，防止在放電期間因?yàn)殪o電電流流入系統(tǒng)內(nèi)部引起電流損壞。輸出端中，最大輸出級(jí)中大型器件往往被單獨(dú)使用作為靜電放電的保護(hù)器件。隨著芯片尺寸變大，圍繞芯片的電源電纜會(huì)相應(yīng)變長(zhǎng)，而且寄生電容電阻效應(yīng)也會(huì)變得更明顯。但線路布局對(duì)電源線造成寄生電容電阻效應(yīng)時(shí)，會(huì)引發(fā)靜電放電保護(hù)電流。此時(shí)，沒有放電的線路電流可以通過電源線直接進(jìn)入到系統(tǒng)內(nèi)部，電路內(nèi)部布局一般采用最小尺寸，所以不需要考慮整體布局。

2.2 技術(shù)優(yōu)化

方案中的所有輸入輸出必須使用網(wǎng)格組合結(jié)構(gòu)，網(wǎng)格組合結(jié)構(gòu)必須由存器單元連接到一個(gè)電阻-電容網(wǎng)絡(luò)。使用電容嚴(yán)重影響輸入輸出的響應(yīng)速度，增加信號(hào)升降時(shí)間，減少系統(tǒng)運(yùn)行頻率，增加外部電路負(fù)載。此外，數(shù)字化電路本身需要攜帶的電流大，需要大面積的金屬布線。為了克服此方案中的多種問題，提出了改進(jìn)的電源總線靜電放電拓?fù)浣Y(jié)構(gòu)。

（1）由于數(shù)字化電路沒有直接連接到緩存單元，這一電路電位不確定，金屬容易積累電荷，為了避免布局布線困難的問題，引入地線替換數(shù)字化回路。

（2）為了減少對(duì)地面線的侵犯，每個(gè)組必須相對(duì)獨(dú)立，同時(shí)還要有更好的靜電放電通道。此時(shí)，假設(shè)地線l和地線2分別是數(shù)字和模擬地，就不會(huì)像兩個(gè)方案中那樣直接結(jié)合，可以保證整個(gè)地電的一致性，減少其他電之間的侵犯。

（3）輸入輸出作為每組電源的靜電放電設(shè)計(jì)。直接連接到地線回路。提供足夠的通道以排出電流，對(duì)內(nèi)部電路保護(hù)有很好的影響。

2.3 測(cè)試分析

為驗(yàn)證此次研究中提到的新型靜電放電保護(hù)電路性能，本文采用SMIC互補(bǔ)金屬氧化物半導(dǎo)體工藝技術(shù)，進(jìn)行了流片測(cè)試。測(cè)試中使用的電路芯片面積為9μm?，與原本應(yīng)用的相同尺寸金屬氧化物半導(dǎo)體管相比，有效電路芯片所占面積減小了5μm?。

在進(jìn)行測(cè)試的過程中，先選擇靜電放電保護(hù)電路與接地保護(hù)電路抗靜電放電能力進(jìn)行對(duì)比。將測(cè)試電流調(diào)整為9A，如果測(cè)試的過程中，出現(xiàn)了器件漏電情況，可以增加1.2mA，并在此時(shí)關(guān)注是否有二次擊穿問題出現(xiàn)。通過比對(duì)測(cè)試結(jié)果能發(fā)現(xiàn)，新型靜電放電保護(hù)電路與原本接地保護(hù)電路相比，有更顯著的低電壓優(yōu)勢(shì)，二次擊穿電壓比接地保護(hù)電路增加了90%，抗靜電放電的能力明顯提高。證明了新型保護(hù)電路開啟電壓比二次擊穿電壓更低，從而可以有效地保護(hù)電路安全穩(wěn)定工作。

測(cè)試的過程中同時(shí)還發(fā)現(xiàn)，新型靜電放電保護(hù)電路有兩條回路，能同時(shí)對(duì)靜電電荷進(jìn)行泄放，相同電壓條件下，擁有更穩(wěn)定、更大的電流。但是，因?yàn)槠鋬蓷l泄放回路均為溝道泄放，所以負(fù)微分區(qū)相對(duì)于接地保護(hù)電路而言并不明顯。

3結(jié)束語

綜上所述，基于集成電路芯片靜電放電保護(hù)工作原理，設(shè)計(jì)新型保護(hù)電路運(yùn)行模式，并成功進(jìn)行流片檢驗(yàn)測(cè)試，得到的結(jié)果證明新型技術(shù)有更強(qiáng)大的抗靜電放電能力，且占用面積明顯縮減，可以為系統(tǒng)提供更穩(wěn)定、可靠的保護(hù)。

參考文獻(xiàn)

[1] 趙柳.基于0.6μmCMOS工藝ESD保護(hù)器件研究[D].成都：電子科技大學(xué)，2017.

[2] 薛繼卓.IC設(shè)計(jì)中的ESD保護(hù)技術(shù)研究[J].大科技，2020（8）：218-219.

作者簡(jiǎn)介

楊偉（1989-），男，四川省遂寧人;畢業(yè)院校：南昌大學(xué)，學(xué)歷：本科，職稱：中級(jí)工程師，現(xiàn)就職單位：成都華微電子科技有限公司，研究方向：集成電路。