All in Cloud已然勢不可擋。憑借云計算的彈性擴容、按需使用、按量付費等優(yōu)勢，云數(shù)據(jù)中心正在蠶食傳統(tǒng)數(shù)據(jù)中心的領(lǐng)地。據(jù)Cisco 全球云指數(shù)測算，“到2021年，94%的工作負載和計算實例都將在云數(shù)據(jù)中心進行處理”。

相應地，為提升云數(shù)據(jù)中心的效率和性能，正激發(fā)計算、存儲和網(wǎng)絡(luò)架構(gòu)的演變，如AI加速器、軟件定義網(wǎng)絡(luò) （SDN）、通信網(wǎng)絡(luò)處理器和固態(tài)硬盤 （SSD） 存儲都已蔚然興起，推動著下一代SoC 的“革新”，特別是底層IP的“煥新”。

SoC融合計算、存儲、網(wǎng)絡(luò)“新趨勢”

在數(shù)據(jù)洪流之下，融合基礎(chǔ)架構(gòu) （CI） 或超融合基礎(chǔ)架構(gòu) （HCI） 系統(tǒng)通過將計算、存儲和網(wǎng)絡(luò)三大核心整合到同一套解決方案當中，得以在云數(shù)據(jù)中心大規(guī)?？焖俨渴稹?/p>

而用于構(gòu)建CI和HCI系統(tǒng)的SoC，一直面臨如何向計算、存儲和網(wǎng)絡(luò)的新動向不斷優(yōu)化的挑戰(zhàn)。

在計算部分，AI加速器擔當重任，以完成深度學習處理海量數(shù)據(jù)的任務。為此，AI加速器需權(quán)衡高性能、低功耗以及對緩存一致性的需求，集成多核互連的高帶寬接口，以實現(xiàn)異構(gòu)處理，并滿足可靠性、可用性、可維護性要求。

存儲方面的升級，則依仗基于PCIe的NVMe SSD方案，其不僅可以降低功耗和成本，還可最大限度地減少系統(tǒng)硬件空間占用，成為存儲應用的理想選擇。而CI和HCI系統(tǒng)除使用基于PCIe的NVMe SSD進行數(shù)據(jù)存取加速外，還可使用PCIe交換架構(gòu)來加速用于AI應用程序的主機處理器。

此外，軟件定義網(wǎng)絡(luò)（SDN）通過將控制流與數(shù)據(jù)流分離來實現(xiàn)簡化數(shù)據(jù)中心網(wǎng)絡(luò)這一目的。OpenFlow等通用軟件棧提供了全行業(yè)一致的軟件環(huán)境來控制CI和HCI系統(tǒng)。這要求SoC可借助運行OpenFlow管理的數(shù)據(jù)，使用戶輕松地虛擬配置網(wǎng)絡(luò)，無需實際訪問硬件。

值得注意的是，經(jīng)過融合的計算、存儲和網(wǎng)絡(luò)系統(tǒng)需要性能最高的DRAM解決方案，才能在主機處理器上運行虛擬應用程序。而云計算行業(yè)正從DDR4 DRAM過渡到新一代DDR5和HBM2 DRAM，SoC架構(gòu)師通常會針對高帶寬應用選擇HBM2存儲器，針對大容量應用選擇 DDR5，或結(jié)合使用這兩種存儲器類型來兼得高帶寬和大容量。

萬象歸一，放眼計算、存儲和網(wǎng)絡(luò)的新趨勢指向，融合AI加速器、網(wǎng)絡(luò)、通信網(wǎng)絡(luò)處理器和存儲應用等“一個都不能少”的SoC，顯然需要底層架構(gòu)IP方面的“配合”才能得以成全。

IP的“組合拳”

正如新思科技（Synopsys）高級產(chǎn)品營銷經(jīng)理 Ron DiGiuseppe所指，這需要全新的IP組合，以適配SoC對應的高性能。

這類新型SoC不僅涉及眾多的IP，如AI加速器IP、高級存儲器IP、接口IP、NVMe SSD 和緩存一致性加速器等，同時均要著力優(yōu)化實現(xiàn)高性能、低延遲和低功耗。

應對這一需求，在IP領(lǐng)域擁有深厚積累和方法論的新思開發(fā)的DesignWare接口IP、處理器IP和基礎(chǔ)IP等，通過不斷的創(chuàng)新和優(yōu)化，實現(xiàn)了無縫的精準對接。

針對AI加速器，新思的IP不斷優(yōu)化，可匹配所需的快速處理、加速和內(nèi)存性能的高要求。

新思DesignWare IP還可提供廣泛的高性能接口IP選擇，包括DDR、USB、PCI Express、CXL、CCIX、以太網(wǎng)和HBM2/2E，可全面滿足網(wǎng)絡(luò)的應用需求。同時，還可通過AMBA與大量外圍組件以可配置的方式互連，提升了設(shè)計靈活性，并最大限度降低了設(shè)計復雜性。

面向存儲的DesignWare IP也深懷絕技，具備高性能、低延遲PCIe控制器和PHY支持高達32GT/s的數(shù)據(jù)速率，同時支持基于NVMe的SSD。包括以太網(wǎng)、USB、PCIe 和DDR的接口IP組合提供了低延遲和高速讀寫操作。

特別值得一提的是，這些IP已通過硅驗證，支持最先進的7nm以及5nm FinFET工藝。

高吞吐量Die-to-Die PHY IP的“進階”

伴隨著數(shù)據(jù)速率的不斷提高和功能的日趨復雜，SoC的大小也與日俱增，已接近最大光罩尺寸。為此，在多芯片模塊MCM封裝中將SoC劃分為較小的模塊，通過Die-to-Die互連日漸盛行。

相應地，Die-to-Die互連要求也相當嚴苛，在超短和極短距離鏈路中需實現(xiàn)低延遲、低功耗和高吞吐量，進而推動了對高吞吐量Die-to-Die PHY的需求。

新思高級產(chǎn)品營銷經(jīng)理Manuel Mota對此解釋道，如能為Die-to-Die連接選擇理想的高速PHY，就可簡化MCM封裝要求，因而選擇合適的PHY IP至關(guān)重要。“考量用于MCM的Die-to-Die連接的高速PHY IP方案，必須考慮基本的關(guān)鍵特性，包括數(shù)據(jù)吞吐量或帶寬、能源效率、延遲、最大傳輸距離以及誤碼率等，同時在模塊布局層面加以優(yōu)化，以實現(xiàn)低耦合的高效芯片間布線，優(yōu)化芯片和MCM面積，并最終提高功耗效率?！?Manuel Mota詳細解說道，“如每通道最大112Gbps帶寬、支持TX和RX之間50毫米的最長距離、能效好于每比特1皮焦耳等?！?/p>

在這一領(lǐng)域不斷精進的新思，開發(fā)的DesignWare USR/XSR PHY IP開始供貨，不僅符合用于超短距離和極短距離鏈路的OIF CEI-112G和CEI-56G標準，而且每通道的數(shù)據(jù)速率高達112 Gbps。

而面向網(wǎng)絡(luò)應用的112G Ethernet PHY方案同樣受歡迎，可以快速、可靠地整合進超大規(guī)模數(shù)據(jù)中心SoC中。新思的全新DesignWare 112G Ethernet PHY IP，采用臺積電7nm工藝，支持真正的長距離傳輸，可用于高達800G的網(wǎng)絡(luò)應用，為其云計算應用IP組合再添重彩。

它的優(yōu)勢顯而易見：新思流片驗證的56G Ethernet IP，為光纜、銅纜和背板互連提供超過35dB的信道損耗補償;支持該IP核布局優(yōu)化，在芯片上進行各種堆疊和放置，顯著提高帶寬;每個通道數(shù)據(jù)速率可獨立配置，靈活地滿足各種協(xié)議和應用的需求;支持基于ADC和DSP架構(gòu)的功率調(diào)節(jié)技術(shù)，在低損耗信道時使功率降低20%?？傊?，那就是可全部滿足應用的高吞吐量需求，同時顯著降低集成風險。

5nm的“榮光”

在代工巨頭臺積電和IP領(lǐng)導廠商新思等的引領(lǐng)下，制程正邁向5nm時代，讓SoC的更高性能、更低功耗成為可能。

而新思的IP亦在5nm節(jié)點實現(xiàn)了新的突破。

DesignWare IP核和臺積電5nm制程的結(jié)合，不僅加速高端云計算、AI加速器、網(wǎng)絡(luò)和存儲應用的SoC開發(fā)，還可使設(shè)計人員能夠滿足設(shè)計性能、功耗和面積要求，同時降低集成所涉及的風險?？梢哉f，這是一個新的跨越。

“新思采用臺積電先進制程技術(shù)的DesignWare IP，可幫助設(shè)計人員迅速將關(guān)鍵的功能融入設(shè)計，實現(xiàn)一次性流片成功。同時受益于臺積電最先進的5nm制程，實現(xiàn)了顯著的功耗降低和性能提升?！迸_積電設(shè)計基礎(chǔ)架構(gòu)行銷事業(yè)部資深經(jīng)理Suk Lee對此充滿信心。

新思IP營銷和戰(zhàn)略高級副總裁John Koeter也強調(diào)說，新思在臺積電5nm工藝上提供業(yè)界豐富的接口和基礎(chǔ)IP組合的舉動，將助力客戶加快開發(fā)高性能計算SoC，迎接云計算未來的挑戰(zhàn)。

顯然，這不只是IP的進化，更是SoC設(shè)計廠商未來勝利的伏筆。