張佳琪 文騰飛 李涼海 張振華

摘要：介紹了基于Matlab的Simulink開發(fā)工具進(jìn)行FPGA自動(dòng)代碼生成的過程。在信號(hào)處理領(lǐng)域，F(xiàn)PGA的開發(fā)存在開發(fā)周期長(zhǎng)、開發(fā)成本大及靈活性差等問題，借助Simulink工具完成FPGA的快速開發(fā)，在完成Matlab仿真的基礎(chǔ)上，搭建了合成孔徑雷達(dá)后向投影算法模型，得出了模型結(jié)果，并將其與Matlab仿真結(jié)果進(jìn)行對(duì)比，分析了自動(dòng)生成FPGA代碼的成本，驗(yàn)證了基于Matlab的FPGA開發(fā)的有效性。

關(guān)鍵詞：信號(hào)處理；FPGA代碼自動(dòng)生成；后向投影算法

中圖分類號(hào)：TP391文獻(xiàn)標(biāo)志碼：A文章編號(hào)：1008-1739（2020）11-60-3

0引言

近年來，F(xiàn)PGA已經(jīng)成為高性能數(shù)字信號(hào)處理系統(tǒng)的關(guān)鍵元件，具有實(shí)現(xiàn)高性能并行算法的能力，是構(gòu)成高性能可定制數(shù)據(jù)通路處理器的理想器件。然而FPGA的開發(fā)受到以下限制[1-3]：①軟件開發(fā)人員不熟悉硬件設(shè)計(jì)；②基于并行硬件系統(tǒng)的并行程序設(shè)計(jì)與基于Matlab仿真的串行程序設(shè)計(jì)有很大的不同。對(duì)此，MathWorks公司對(duì)Matlab進(jìn)行高級(jí)開發(fā)，實(shí)現(xiàn)從Matlab到硬件描述語言的直接轉(zhuǎn)換。開發(fā)人員利用Simulink模塊進(jìn)行算法模型搭建，將模型進(jìn)行定點(diǎn)化設(shè)計(jì)后利用HDL Coder將模型轉(zhuǎn)換為需要的硬件語言。

1傳統(tǒng)FPGA開發(fā)的弊端

傳統(tǒng)的基于硬件描述語言的FPGA硬件設(shè)計(jì)開發(fā)過程需要編寫大量代碼，工作量大，且需要系統(tǒng)設(shè)計(jì)師、硬件工程師和軟件工程師協(xié)同工作，導(dǎo)致需要的設(shè)計(jì)人員多、開發(fā)周期長(zhǎng)，且隨著軟件代碼的更改，硬件語言需要重新進(jìn)行時(shí)序調(diào)試與測(cè)試，開發(fā)的可靠性差。

近年來Xilinx開發(fā)的System Generator軟件能夠解決上述問題，實(shí)現(xiàn)由軟件到硬件描述語言的完美轉(zhuǎn)換，但其開發(fā)的局限性較大，且通過模塊轉(zhuǎn)換成的代碼可讀性較差，對(duì)于硬件設(shè)計(jì)人員來說可更改性較差，因此本文選用MathWorks公司自行開發(fā)的從Matlab仿真到Simulink建模，再到可自動(dòng)生成Verilog或者VHDL代碼。

2合成孔徑雷達(dá)BP算法原理

文獻(xiàn)[4-5]分析了后向投影（BP）算法的流程，算法主要分2個(gè)部分：①原始回波數(shù)據(jù)進(jìn)行距離脈壓的過程，采用文獻(xiàn)[6]的方式生成；②尋址與投影過程，主要采用狀態(tài)機(jī)的方式編寫，2個(gè)過程需按照順序執(zhí)行，總體設(shè)計(jì)框圖如圖1所示。

圖1中，，分別代表第個(gè)方位向網(wǎng)格點(diǎn)數(shù)和第個(gè)距離向網(wǎng)格點(diǎn)數(shù)，代表第個(gè)脈沖回波。本算法的成像網(wǎng)格共有256×70個(gè)像素點(diǎn)，因此和的范圍是1～70，的范圍是1～256。輸出RES代表了成像點(diǎn)（，）的成像結(jié)果。根據(jù)BP算法的基本原理和步驟，基于Verilog HDL的總體思路如下：

State 0：初始狀態(tài)下若，均為1，則跳到State 1。

State 1：在State 1中主要進(jìn)行成像點(diǎn)與各脈沖之間延時(shí)的計(jì)算，并完成單個(gè)成像點(diǎn)在各脈沖的回波散射響應(yīng)相干疊加。，不變，從1加到70，當(dāng)=70時(shí)，表示得到了該成像點(diǎn)在所有通道回波中的響應(yīng)幅值，跳到State 2；

State 2：根據(jù)程序網(wǎng)格點(diǎn)與各脈沖之間距離得到散射系數(shù)，并將散射回波響應(yīng)與散射系數(shù)進(jìn)行乘疊加，跳到State 3；

State 3：將成像點(diǎn)在所有通道的響應(yīng)幅值全部疊加完成，將的值賦給，完成對(duì)（，）點(diǎn)的成像。此時(shí)判斷和的值是否已遍歷整個(gè)成像區(qū)域。若=70且=256，說明已經(jīng)對(duì)最后一個(gè)成像點(diǎn)完成了成像，回到初始狀態(tài)；否則，若=70且<256，說明己經(jīng)完成整個(gè)成像區(qū)域第行的最后一個(gè)成像點(diǎn)，下一個(gè)需要成像的是+1行的第一個(gè)成像點(diǎn)，故令= +1，=1，跳回State 1對(duì)下一個(gè)成像點(diǎn)進(jìn)行成像。否則，若<70，說明還沒有對(duì)第行的所有成像點(diǎn)完成成像過程，令= +1并跳回State 1，繼續(xù)對(duì)下一個(gè)成像點(diǎn)進(jìn)行成像，循環(huán)可以完成對(duì)256×70像素成像區(qū)域的成像。

3利用Matlab完成BPA的FPGA模塊設(shè)計(jì)

3.1數(shù)據(jù)源產(chǎn)生模塊

原始回波數(shù)據(jù)使用經(jīng)過下變頻和8 bit量化后的信號(hào)完成，該回波數(shù)據(jù)可以從Matlab中得到。原始回波數(shù)據(jù)構(gòu)成了一個(gè)256×70的矩陣，共17 920個(gè)數(shù)據(jù)，這些數(shù)據(jù)需要被調(diào)用進(jìn)行距離脈壓，由于矩陣是一個(gè)256×70的矩陣，在Simulink仿真中需要將它轉(zhuǎn)換為一個(gè)1×（256×70）的一維向量，采用Matlab命令為：B=reshape（，1，256×70）。

3.2距離脈壓模塊

SAR發(fā)射信號(hào)為線性調(diào)頻信號(hào)，基于線性調(diào)頻信號(hào)的脈沖壓縮可以通過匹配濾波處理來實(shí)現(xiàn)，其原理見文獻(xiàn)[4]，該文獻(xiàn)指出Xilinx FPGA的FFT的IP核的流水線Streaming I/O結(jié)構(gòu)有很好的數(shù)據(jù)吞吐能力。

comp_mult模塊完成頻域脈壓的復(fù)乘功能，為了提高復(fù)乘精度首先通過提前運(yùn)算得到參考函數(shù)值；采用將其存入ROM的方式，直接從ROM中提取參考函數(shù)值的方法確保匹配濾波的準(zhǔn)確性，輸入的參考函數(shù)為14位有符號(hào)小數(shù)，分別將實(shí)部與虛部相乘得到輸出結(jié)果為32位有符號(hào)小數(shù)。

脈壓結(jié)果為res_PC，在尋址模塊會(huì)被反復(fù)調(diào)用，將其存儲(chǔ)到一個(gè)雙端口RAM中，深度為17920，寫入地址為1～17920。

3.3延時(shí)計(jì)算與尋址模塊設(shè)計(jì)

延時(shí)計(jì)算與尋址模塊實(shí)現(xiàn)的功能是圖1的遍歷與查找脈壓結(jié)果完成乘累加模塊實(shí)現(xiàn)算法。

在一步一停假設(shè)下[7]，計(jì)算網(wǎng)格點(diǎn)（，）到每一個(gè)雷達(dá)載機(jī)的延時(shí)，在Matlab中的具體實(shí)現(xiàn)方式為=sqrt（（R（ ））.^2+（A（ ）-tnan（ ）×V ）.^2），跟據(jù)addr =1 024×（ -1）+p/Delta_R得到距離脈壓后數(shù)據(jù)的地址，讀取雙端口RAM對(duì)應(yīng)地址的脈壓數(shù)據(jù)。該過程的時(shí)序?yàn)閳D2所示的find_addr模塊，通過控制3個(gè)HDL counter的計(jì)數(shù)完成，，的遍歷過程。

4仿真結(jié)果

為了清晰地看到模型結(jié)果，回波數(shù)據(jù)采用1個(gè)點(diǎn)目標(biāo)回波。首先將結(jié)果顯示在scope中，如圖3所示，然后將其保存到Matlab的workspace中，結(jié)果如圖4所示，Matlab仿真結(jié)果如圖5所示。將Simulink仿真結(jié)果與Matlab結(jié)果相比較得到誤差：實(shí)部相對(duì)誤差在±4%以內(nèi)，虛部相對(duì)誤差在±3%以內(nèi)精度相近，且速度滿足要求。存在誤差的原因是進(jìn)行Simulink仿真時(shí)對(duì)小數(shù)部分進(jìn)行了取整，且模型運(yùn)算過程中為了節(jié)約資源會(huì)對(duì)一些模塊位數(shù)進(jìn)行轉(zhuǎn)換，使數(shù)值有所近似。

利用HDL code工具首先進(jìn)行各個(gè)模塊的HDL code檢查，將全部模塊進(jìn)行HDL Model Checker之后便可以將模型轉(zhuǎn)換為所需要的硬件語言，生成Verilog代碼。

5結(jié)束語

采用MathWorks公司提供的正版Matlab工具自帶的Simulink可以很方便地完成所需的通用數(shù)字信號(hào)處理模塊，該方法簡(jiǎn)單、有效，而且能夠根據(jù)Matlab代碼的更新靈活地對(duì)模型進(jìn)行更改與測(cè)試，避免了傳統(tǒng)FPGA設(shè)計(jì)開發(fā)中復(fù)雜的時(shí)序測(cè)試，降低開發(fā)周期，提高了系統(tǒng)工作的可靠性。這一技術(shù)在算法實(shí)現(xiàn)方面無需花費(fèi)太多時(shí)間在硬件語言代碼編寫與調(diào)試，既節(jié)約了開發(fā)成本又能提高開發(fā)效率，具有很好的工程應(yīng)用價(jià)值。

參考文獻(xiàn)

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