摘 要： 設(shè)計了一款新型機載雷達數(shù)據(jù)記錄儀。為了使記錄儀在滿足技術(shù)指標的前提下，盡量降低功率、減輕重量，滿足機載環(huán)境使用需求，并保證一定通用性，因而記錄儀硬件基于PCIe交換架構(gòu)，采用通用處理器作為主控、FPGA作為協(xié)處理器實現(xiàn)高速串行數(shù)據(jù)接口的設(shè)計。軟件應(yīng)用了一種基于通用文件系統(tǒng)的數(shù)據(jù)點對點傳輸方式，記錄數(shù)據(jù)可不經(jīng)過處理器而直接由PCIe交換芯片進入存儲體。記錄儀實測在記錄速度為2.16 GB/s時的功耗為73.5 W，達到了設(shè)計目標。目前此記錄儀已完成高低溫工作、振動等環(huán)境試驗，并交付客戶使用。

關(guān)鍵詞： 機載; 雷達數(shù)據(jù); 記錄儀; 通用文件系統(tǒng); 點對點傳輸

中圖分類號： TP391 文獻標志碼： A

Design and Research on Airborne Radar Data Recorder and Its Key Technology

WANG Xu

（Shanghai Ruizhijishu Electronics Co. Ltd.， Shanghai 201803， China）

Abstract： A new type of airborne radar data recorder is designed. In order to reduce the power and weight of the recorder， meet the requirements of the airborne environment， and ensure the universality， the hardware of the recorder is based on the PCIe exchange architecture， the general processor is used as the main control and FPGA as the coprocessor to realize high-speed serial data interface. The software used a new method of peer to peer data transfer which is widely used in common file systems. By this method， data would be transferred bypass CPU and directly storaged. When the recording speed is 2.16 GB/s， the power consumption of the recorder is 73.5 W， which achieves the design goal. At present， the data recorder has completed environmental tests such as high and low temperature， work and vibration， and has been delivered to customers for use.

Key words： airborne; radar data; recorder; common file systems; peer to peer transfer

0 引言

為了更好的對雷達信號處理算法進行分析、優(yōu)化，就需要實時記錄雷達工作時的原始中頻數(shù)據(jù)。當今隨著雷達前端AD信號采樣率不斷提升，原始中頻數(shù)據(jù)達到1 GB/s以上的速率[1-4]。但受限于機載環(huán)境空間與供電的局限性，要求機載電子設(shè)備具有小尺寸、輕重量、低功耗的特點[5];但要實現(xiàn)足夠高的數(shù)據(jù)記錄速度、足夠大的存儲容量，就對記錄設(shè)備的處理能力、功耗與體積都有一定要求，這將與機載設(shè)備的期望產(chǎn)生矛盾。本文根據(jù)某型號機載雷達數(shù)據(jù)記錄儀要求，基于兩項記錄關(guān)鍵技術(shù)以及整體系統(tǒng)設(shè)計優(yōu)化，設(shè)計了一款新型數(shù)據(jù)記錄儀，在滿足功耗小于80 W、重量小于5 KG以及機載工作環(huán)境適應(yīng)性的前提下，實現(xiàn)了2 GB/s的記錄速度、以及最大12TB的存儲容量的性能指標，很好的解決了上述需求與實際產(chǎn)品性能之間的矛盾。

1 系統(tǒng)總體設(shè)計

數(shù)據(jù)記錄儀系統(tǒng)基于PCIe交換架構(gòu)構(gòu)建，選用通用PowerPC處理器作為系統(tǒng)的主控器;選用Xilinx FPGA芯片實現(xiàn)記錄數(shù)據(jù)的專用高速串行總線接口;存儲體選用通用的NVME SSD組成存儲陣列。其中，由FPGA擴展的專用高速數(shù)據(jù)總線接口以及NVME SSD均以PCIe端點設(shè)備的形式經(jīng)PCIe交換芯片接入處理器，并由處理器進行統(tǒng)一控制。

數(shù)據(jù)記錄儀硬件設(shè)計時受限于設(shè)備外形尺寸的限制，并且在設(shè)備結(jié)構(gòu)設(shè)計時需要考慮散熱、重量、裝配、機載電子設(shè)備環(huán)境適應(yīng)性以及電磁兼容性等多方面因素，因此記錄儀硬件設(shè)計時，要配合結(jié)構(gòu)設(shè)計的需求，將各個功能單元拆分到不同模塊上，同時在PCB布局設(shè)計時，也要遵循結(jié)構(gòu)設(shè)計的要求。

本文經(jīng)各方面因素的綜合考慮，將設(shè)備硬件劃分為四個模塊，分別是主控模塊、電源接口模塊、盤模塊以及背板。系統(tǒng)總體架構(gòu)及互聯(lián)框圖如圖1所示。

主控模塊主要由CPU、FPGA、PCIe交換以及光模塊等器件組成，是設(shè)備的核心部件，完成設(shè)備的所有控制、外部接口轉(zhuǎn)換以及設(shè)備內(nèi)部PCIe端口擴展功能。電源接口模塊實現(xiàn)了機內(nèi)28 V電源到設(shè)備12 V電源的隔離及轉(zhuǎn)換，同時為盤模塊提供3.3 V電源供電及接口;盤模塊是由6個M.2 2280尺寸的NVME接口組成，最大可裝6個存儲體，單個存儲體容量為2TB，最大容量為12TB;盤模塊結(jié)構(gòu)采用快拆設(shè)計，在機上供電不方便的情況下，可以將存儲體單獨拔出以

便到地面導出記錄數(shù)據(jù)。背板主要用于安裝主控模塊及電源接口模塊，并提供接口互連載體。

2 FPGA設(shè)計

FPGA部分主要實現(xiàn)了RapidIO接口、萬兆網(wǎng)絡(luò)接口、DDR3控制器;其中RapidIO接口以及萬兆網(wǎng)絡(luò)接口作為PCIe端點設(shè)備，分別實現(xiàn)了記錄回放數(shù)據(jù)通道與導出數(shù)據(jù)通道;DDR3控制器外擴DDR3內(nèi)存顆粒，用于緩沖記錄回放數(shù)據(jù)。功能框圖如圖2所示。

機載雷達原始中頻數(shù)據(jù)由串行RapidIO接口進入數(shù)據(jù)記錄儀，采用NWRITE事務(wù)格式[6]傳輸。數(shù)據(jù)經(jīng)FPGA實現(xiàn)的RapidIO接口模塊接收后，按照自定義格式打包成數(shù)據(jù)幀，再寫入到DDR3緩沖區(qū)內(nèi)。打包時添加幀頭、幀尾、時戳、校驗和等信息，在回放、分析時，可以根據(jù)這些信息按時序還原出原始數(shù)據(jù)流。

3 軟件設(shè)計

數(shù)據(jù)記錄儀軟件可分為系統(tǒng)軟件與控制界面軟件兩部分?？刂平缑孳浖刹渴鹪陲@控臺上，通過千兆網(wǎng)絡(luò)命令控制記錄儀工作并獲取狀態(tài)。系統(tǒng)軟件采用分層設(shè)計，框圖如圖3所示。

設(shè)備上電啟動后，處理器引導程序加載操作系統(tǒng);操作系統(tǒng)啟動過程中會完成對存儲陣列、RapidIO接口、萬兆網(wǎng)絡(luò)等設(shè)備的初始化;接著啟動通用軟件層的服務(wù)程序;最后啟動應(yīng)用軟件層的服務(wù)程序，并等待界面控制軟件連接并發(fā)起設(shè)備操作。應(yīng)用軟件啟動時，也可以根據(jù)配置文件信息，直接進入記錄狀態(tài)，當檢測到RapidIO接口有數(shù)據(jù)時自動記錄。記錄數(shù)據(jù)以文件方式存儲在存儲陣列中;在記錄數(shù)據(jù)的同時，會將記錄的開始時間、結(jié)束時間、通道號、存儲位置等信息存儲到數(shù)據(jù)庫中，在需要回放或?qū)С鰯?shù)據(jù)時，可以根據(jù)時間、通道等條件快速篩選所需的數(shù)據(jù)。

控制界面軟件在成功連接到數(shù)據(jù)記錄儀后，主要有數(shù)據(jù)采集、文件列表兩個頁面。數(shù)據(jù)采集頁面包含記錄啟?？刂?、記錄狀態(tài)顯示、設(shè)備狀態(tài)信息顯示等功能;文件列表界面可以顯示記錄數(shù)據(jù)信息，并可根據(jù)條件篩選出相應(yīng)數(shù)據(jù)用于導出、回放、二進制預(yù)覽等操作。

4 關(guān)鍵技術(shù)研究與實現(xiàn)

4.1 高帶寬數(shù)據(jù)記錄技術(shù)

要實現(xiàn)高帶寬的記錄，需要硬件與軟件設(shè)計相互配合，任何一個環(huán)節(jié)存在瓶頸，均會影響整體記錄性能。數(shù)據(jù)記錄儀記錄時的數(shù)據(jù)流如圖4所示。

數(shù)據(jù)接口硬件設(shè)計為兩路4通道的光纖通路，單通道速率為5 Gpbs，按RapidIO協(xié)議傳輸;由于RapidIO協(xié)議采用8/10B[6]編碼方式，因此單路數(shù)據(jù)接口理論最大帶寬為5*4*8/10/8=2 GB/s，兩路總的理論最大帶寬為2*2=4 GB/s，遠大于2 GB/s的記錄指標要求。

數(shù)據(jù)進入FPGA后，經(jīng)FPGA內(nèi)部AXI總線，到FPGA外擴的DDR3內(nèi)存中。FPGA內(nèi)部AXI總線采用256 bit， 時鐘頻率200 MB設(shè)計，可提供的理論帶寬為200*256/8/1 000=6.4 GB/s;DDR3內(nèi)存控制器采用64 bit，時鐘頻率800 MB設(shè)計，可提供的理論帶寬為800*64*2/8/1 000=12.8 GB/s，遠大于記錄時讀寫方向均為2 GB/s，即總帶寬為2*2=4 GB/s的要求。

最后數(shù)據(jù)在處理器的控制下，由FPGA外擴的DDR3內(nèi)存直接以“大塊寫”的方式寫入磁盤陣列中，而不需要再次進入處理器自身的內(nèi)存，這樣數(shù)據(jù)記錄最后的路徑就是FPGA端口到PCIe交換芯片再到NVME SSD的接口;FPGA與交換芯片之間硬件設(shè)計為通過PCIe3.0，8通道總線互連，PCIe3.0采用128/130B[7]編碼，理論帶寬為8*128/130*8/8=7.88 GB/s，遠高于數(shù)據(jù)傳輸需求;而單個NVME SSD到交換芯片硬件設(shè)計為2通道的PCIe3.0總線，理論帶寬為8*128/130*2/8=1.97 GB/s;6個SSD組成RAID0陣列后，總帶寬為1.97*6=11.82 GB/s。這樣，在整個物理通路在硬件設(shè)計上，均可滿足數(shù)據(jù)記錄帶寬要求。

但是在實際數(shù)據(jù)傳輸時，會有速度抖動;另外在操作DDR3內(nèi)存以及數(shù)據(jù)寫入SSD時，都需要緩沖數(shù)據(jù)到一定數(shù)量時再一次寫入，以提高總線傳輸效率。以上情況都需要通過緩沖實現(xiàn)。在FPGA內(nèi)部，數(shù)據(jù)進出DDR3內(nèi)存前后，均加入兩級4 KB的FIFO作為緩存，平衡DDR3內(nèi)存讀寫操作的速度抖動。而DDR3內(nèi)存又作為數(shù)據(jù)進入SSD的緩沖;整個內(nèi)存被劃分為一個鏈式緩沖區(qū)，緩沖區(qū)按照4 MB分塊，當單個塊被填充滿數(shù)據(jù)后，F(xiàn)PGA將寫指針移到鏈表指向的下一個數(shù)據(jù)塊繼續(xù)填充數(shù)據(jù)，同時發(fā)中斷通知處理器進行寫SSD操作;處理器收到中斷后，將4 MB的數(shù)據(jù)寫入SSD中，寫入完成后移動讀指針到鏈表指向的下一個數(shù)據(jù)塊;這樣就保證了數(shù)據(jù)寫入SSD時都是大塊寫入，使SSD寫入性能處于最優(yōu)狀態(tài)，另外CPU處理中斷的頻次也大大降低，按照2 GB/s的數(shù)據(jù)記錄速率計算，每秒處理中斷的個數(shù)僅為2*1 000/4=500個，對CPU的占用很低。

4.2 基于文件系統(tǒng)的點對點傳輸技術(shù)

考慮到通用性、便捷性與成熟性，記錄儀所記錄的數(shù)據(jù)以文件系統(tǒng)方式進行存儲。但使用文件系統(tǒng)寫入文件時，一般需要先將要寫入的數(shù)據(jù)拷貝到文件系統(tǒng)緩沖區(qū)中，再由文件系統(tǒng)緩沖區(qū)將數(shù)據(jù)寫入存儲體，如圖5所示。

這就對處理器的PCIe總線接口與內(nèi)存速度提出了要求，均需要滿足2 GB/s的數(shù)據(jù)記錄速度，但記錄儀硬件設(shè)計所選用的處理器就不能滿足要求，因為選用的處理器只支持PCIe2.0、4通道接口[8]，由于PCIe2.0協(xié)議采用8/10B[9]編碼，因此理論最大帶寬為5*8/10*4/8=2 GB/s，扣除傳輸效率損耗后，就不足2 GB/s，低于記錄速度要求。這樣，就需要選用更高規(guī)格的處理器，才能達到要求。但隨之而來的是功耗上升、封裝尺寸的增加;一方面，這會增加整機功耗;另一方面隨著功耗增加，對散熱就提出了更高要求，進而結(jié)構(gòu)方面可能需要通過增加散熱面積或增大風量的方式提升散熱能力，進而又會導致整機重量上升與功耗上升，這些對于機載設(shè)備而言，都是不理想的結(jié)果。

為了達到數(shù)據(jù)傳輸通路不經(jīng)過處理器目的，就需要利用PCIe交換的點對點傳輸特性。將FPGA外擴的內(nèi)存映射到處理器本地空間中，將這個空間轉(zhuǎn)換為用戶空間，并作為數(shù)據(jù)地址供應(yīng)用程序使用，而在接收到FPGA中斷后，應(yīng)用程序就使用這個地址作為寫入文件的緩沖區(qū)地址;這樣在PCIe交換器件中[10]，數(shù)據(jù)源地址與目的地址均為總線下游端點設(shè)備地址，數(shù)據(jù)傳輸就不再路由回到作為根節(jié)點的處理器，而是直接在兩個端點設(shè)備間傳輸，從而達到了數(shù)據(jù)傳輸通道不經(jīng)過處理器的目的，處理器本身端口性能也不再是整個設(shè)備記錄性能的瓶頸。通過這種數(shù)據(jù)傳輸方式，解放了對處理器端口性能與數(shù)據(jù)拷貝時處理能力的要求，硬件設(shè)計選用較低性能、低功耗的處理器即可;同時仍然是以通用文件系統(tǒng)的方式管理記錄文件，便于記錄數(shù)據(jù)的管理與使用。

5 系統(tǒng)測試

如圖6所示。

搭建測試環(huán)境，將記錄儀的光纖端口設(shè)置為內(nèi)部回環(huán)模式，并產(chǎn)生全速模擬數(shù)據(jù);通過部署在模擬顯控終端的控制界面軟件手動啟停數(shù)據(jù)記錄，如圖7所示。

按照單路記錄、雙路記錄方式各連續(xù)啟停20次，每次記錄不小于50 GB的數(shù)據(jù)，記錄下每次的記錄速度與功耗，如表1所示。

由此可見，單路記錄時，平均記錄速度為1.68 GB/s;兩路同時記錄時，總記錄速度為2.16 GB/s。數(shù)據(jù)記錄速度與設(shè)備功耗均滿足設(shè)計指標要求。

6 總結(jié)

本文設(shè)計的機載雷達數(shù)據(jù)記錄儀在滿足記錄速度與存儲容量的前提下，利用點對點傳輸技術(shù)降低了設(shè)備對處理器的要求，進而降低了設(shè)備的功耗及尺寸、重量;同時采用通用文件系統(tǒng)以文件的方式管理記錄數(shù)據(jù)，方便了數(shù)據(jù)的使用。數(shù)據(jù)記錄儀在存儲體滿配的情況下，可以實現(xiàn)單路數(shù)據(jù)約2小時的記錄能力，滿足客戶的需求。設(shè)備目前已完成高低溫、振動等環(huán)境試驗，并交付客戶使用。

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（收稿日期： 2020.01.30）

作者簡介：王旭（1984-），男，碩士，工程師，研究方向：數(shù)據(jù)記錄存儲與處理。