(西安工業(yè)大學 光電工程學院，西安 710021)

0 引言

為了能夠考核戰(zhàn)斗部的威力與作戰(zhàn)效能，靜爆試驗一直是兵器裝備試驗行業(yè)廣泛采用的方式方法。而評估破片的速度、大小與散布特征又是戰(zhàn)斗部靜爆實驗的核心測試內(nèi)容。國內(nèi)外通常采用靜爆試驗的方法測量戰(zhàn)斗部爆炸產(chǎn)生的破片的威力。其中，破片速度測量是試驗測試的核心內(nèi)容之一。傳統(tǒng)破片速度測量方法分為三種：網(wǎng)靶法、光電靶法和高速攝影法[1-3]。

文獻[3-4]分別設計了二維光幕測試破片速度并對破片的大小體積進行估算的測試原理。錢禮華[5]介紹了梳狀靶在破片測速中的應用問題，指出破片測速中現(xiàn)場數(shù)據(jù)采集的困難并研制了一種破片測速用的數(shù)據(jù)存儲裝置。劉秀及劉吉[6]針對破片參數(shù)測試中需要多點分布測試的問題，提出一種以爆炸火光作為觸發(fā)信號源的多通道同步分布式數(shù)據(jù)采集系統(tǒng)，將火光作為觸發(fā)信號啟動采集系統(tǒng)[7]。

差分式梳狀激光光幕探測器是為靜爆試驗中速度測試而產(chǎn)生的一種較新的技術(shù)。它是一種基于激光掃描陣列技術(shù)的差分式光幕，差分式光幕在其光闌狹縫下有兩排光電二極管，它應用光學對稱的兩個探測視場形成差分探測結(jié)構(gòu)。通過探測對稱光幕光通量的相對變化感知運動目標達到預定空間位置的精確時刻。當有目標垂直穿過幕面時，引起的光通量變化會導致接收的光電管產(chǎn)生一個脈沖信號，產(chǎn)生被測目標的過幕信號[8-9]。

圖1 差分式梳狀激光光幕

通過信號處理與分析，可以通過過幕信號的時域特征來表示目標穿過光幕的特征時刻[10-11]。當一定數(shù)量的差分式光幕通過排列組合形成類似于“梳齒”的形狀后，這樣的探測器便具備一定的辨識同時過幕的多個破片的能力，能夠?qū)ζ破┻^幕面時相對探測器的大致方向進行粗略的估計，必要時，這個估計值可以對破片速度的測試結(jié)果進行一定的修正，用來提高測試精度[12-13]。

實際測試過程中，根據(jù)被測物的特點，同時在不同位置布置多個探測器，而單個探測器各個差分梳齒的輸出是獨立的，如果要對破片的過幕信號進行記錄采集，就必須滿足每個通道占用不同的數(shù)據(jù)采集通道。并且對于高速破片來說，提高采集信號的時間分辨率是保證速度測量精度的必要措施。

為解決上述問題，本文設計一種具有自治能力的多通道混合數(shù)據(jù)采集系統(tǒng)，以滿足對差分式梳狀激光幕探測器的數(shù)據(jù)采集需求。

1 系統(tǒng)總體結(jié)構(gòu)

靜爆試驗測試系統(tǒng)整體由4部分組成，如圖2所示。其中前級差分式梳狀激光光幕探測器完成對飛行破片的探測及感知任務、輸出相應的模擬信號，多通道混合數(shù)據(jù)采集系統(tǒng)完成對前級數(shù)據(jù)采集剔除、有效數(shù)據(jù)片段UTC打標及傳輸任務，數(shù)據(jù)處理軟件完成對采集數(shù)據(jù)的二次分析、處理及人機交互任務，溫度自適應控制系統(tǒng)完成對探測設備機箱內(nèi)部溫度的管控，使整體設備處于恒溫狀態(tài)。

圖2 靜爆試驗測試系統(tǒng)整體架構(gòu)圖

針對前級探測系統(tǒng)輸出特性，本設計完成整體系統(tǒng)中多通道混合數(shù)據(jù)采集系統(tǒng)的硬件電路及控制軟件設計及功能測試。實現(xiàn)主要技術(shù)指標見表1。

表1 主要技術(shù)指標

如圖1中虛線框中所示，本設計采用以FPGA+ARM為核心的方案。為滿足采集系統(tǒng)對高精度時間頻率的要求，首先通過GPS的PPS信號對壓控溫補晶振進行馴服，使得本地時鐘系統(tǒng)與當前UTC時間保持μs級別的同步。然后FPGA控制數(shù)據(jù)的采集并完成剔除及有效數(shù)據(jù)片段的緩沖及打標UTC時間片段。最后ARM根據(jù)上位機要求，讀取緩沖有效數(shù)據(jù)，通過USB總線傳輸至上位機，其中有效數(shù)據(jù)片段的組成由前級探測器輸出的模擬信號片段及當前片段對應的UTC時間組成，如圖3所示，其中波形為采集前級探測器輸出的彈形信息，起點數(shù)字標注本彈形產(chǎn)生的UTC時刻，如084522-121-256表示本波形UTC時間為08點45分22秒121毫秒256微秒。

圖3 混合信號

2 系統(tǒng)硬件設計

2.1 板級時鐘

晶振時鐘短期穩(wěn)定性好，隨機誤差較小，而GPS的PPS秒脈沖沒有累計誤差的特點，使用GPS對晶振時鐘進行馴服，以消除晶振時鐘的累計誤差及產(chǎn)生本地UTC時間并細分到μs級。

時鐘馴服的基本原理是利用衛(wèi)星授時接收機提供的固定頻率信號, 與本地振蕩器產(chǎn)生的振蕩信號進行比對，獲得頻率差；再通過對本地振蕩器的調(diào)節(jié)，使振蕩頻率與衛(wèi)星的振蕩頻率一致，從而完成對高穩(wěn)晶振的馴服校頻過程。

GPS芯片選取雙模的BD126，其接收頻率GPS L1與BeiDou B1，冷啟動31 s，熱啟動1 s。輸出電平TTL，波特率9600 bps，PPS輸出頻率1 Hz，脈沖寬度100 ms。

圖4 GPS馴服壓控溫補晶振流程圖

馴服過程：ARM解析GPS產(chǎn)生的秒級UTC時間，并通過SPI總線傳至FPGA。PPS秒脈沖及晶振時鐘進入FPGA，F(xiàn)PGA對CLK進行分頻至10 MHz并記錄相鄰兩個PPS脈沖上升沿之間的個數(shù)。并將誤差值傳遞至ARM。ARM結(jié)合當前頻率誤差值來調(diào)整晶振壓控端電壓值，進而調(diào)整晶振的震蕩時鐘周期，使用晶振趨向于一個標準值，并于當前UTC時鐘保持同步。

圖5 GPS及溫補晶振電路圖

2.2 模擬信號調(diào)理及采集電路

前端信號調(diào)理電路為一個二階的巴特沃斯濾波器、電壓跟隨及低通濾波器，主要完成對輸入信號的鉗位保護、濾波帶寬限制及輸出滿足AD芯片輸入驅(qū)動能力要求。采用TI公司的ADS7888芯片，ADS7888是一個8bit，1MSPS的模數(shù)轉(zhuǎn)換器，該逐次比較型模數(shù)轉(zhuǎn)換芯片內(nèi)部包含一個基于電容的采集保持器。16路通道每一通道使用一片ADS7888芯片，各通道之間相互獨立工作。ADS788數(shù)字控制端為LVTTL電平、三線串行接口，依此為CS，SCLK，SDO。其與FPGA通用IO連接，由FPGA控制AD的采集時序。

圖6 模擬信號采集及調(diào)理電路

2.3 ARM及USB驅(qū)動電路

ARM芯片選用意法半導體公司的STM32F429，其內(nèi)核Cortex-M4主頻可達180 MHz，32位。主要使用該片內(nèi)資源有 3個DMA，1個UART，1個USB HS控制器，F(xiàn)MC控制器等。選擇該芯片的主要原因是其內(nèi)部提供專用的USB協(xié)議層及數(shù)據(jù)調(diào)度總線資源，在USB高速運行過程中，并不占用CPU資源，且外部僅需要USB2.0PHY芯片支持即可工作。

USB PHY層選用芯片USB3300，該芯片遵守USB2.0 Transceiver Macrocell Interface 協(xié)議，8bit的數(shù)據(jù)位寬，主時鐘24 MHz，支持USB2.0高速模式。

2.4 FPGA及DDR存儲電路

使用型號為MT47H64M16HR的兩片DDR2作為數(shù)據(jù)緩沖芯片,其單片容量1 Gbit，兩片組合總?cè)萘繛?*1 Gbit=2 Gbit 即為256 MByte。單片DDR2存儲器為16 bit，兩片存儲器共用控制線和地址線，數(shù)據(jù)線并列，即組成了32位的2 Gb的存儲器組，其帶寬可達達：166.7M*2*32約為10 Gbit?？蓾M足數(shù)據(jù)緩沖速率及容量的需求。

FPGA采用Alter Cyclone Ⅳ系列得EP4CE30F23C6，其內(nèi)部含有15408的可編程邏輯單元，片上有516Kbit RAM，4個PLL，343個IO口及豐富的布線資源。板載晶振選用頻率50 MHz，頻率穩(wěn)定性小于1 ppm的溫補晶振。50 MHz經(jīng)過FPGA內(nèi)部鎖相環(huán)配置至100 MHz作為全局時鐘。Alter提供該型號的DDR—IP核，能簡化DDR復雜時序的讀寫要求。

2.5 電源電路

電源主要分模擬區(qū)域跟數(shù)字區(qū)域，外部提供+12 V的輸入電壓，經(jīng)過設計的電源轉(zhuǎn)換電路，轉(zhuǎn)換為系統(tǒng)正常工作時的電壓。其中模擬區(qū)域供電為+5 V，數(shù)字區(qū)域供電有+5 V，+3.3 V，+2.5 V，+1.8 V。主選芯片MP2359是單片降壓開關(guān)模式轉(zhuǎn)換器，帶有一個內(nèi)置的功率MOSFET，開關(guān)導通電阻0.3 Ω。其輸入范圍4.5～24 V,可調(diào)輸出范圍從0.8～15 V。MP2359可實現(xiàn)電流的峰值輸出電流在很寬的輸入電源范圍內(nèi)出色的負載及電壓調(diào)節(jié)。故障條件下的保護動作包括逐周期電流限制和熱關(guān)機，通過改變FB端口的反饋電阻易得到所需電壓且封裝TSOT23 -6小巧，便于PCB設計實現(xiàn)。

圖7 MP2359部分電源結(jié)構(gòu)圖

3 系統(tǒng)軟件設計

整個系統(tǒng)軟件有FPGA內(nèi)部邏輯、ARM控制程序組成。對于實時性要求高的部分由FPGA處理，對如復雜繁瑣的控制信息由ARM處理。

FPGA作為整個系統(tǒng)的關(guān)鍵之一，其內(nèi)部時序設計至關(guān)重要，結(jié)構(gòu)如圖8所示。其中FPGA完成的工作按功能劃分主要分為三大類：1)對模擬數(shù)據(jù)的采集、剔除、打時標及緩沖；2)協(xié)助ARM完成GPS對本地時鐘的馴服；3)接收ARM的控制指令完成相應的任務。

圖8 FPGA內(nèi)部邏輯圖

ARM主要負責工作：1)接收上位機控制指令并完成對應操作；2)結(jié)合FPGA完成對本地時鐘的馴服；3)讀取FPGA緩沖的數(shù)據(jù)并通過USB總線向上位機發(fā)送。

圖9 ARM主程序流程圖

系統(tǒng)整體上電后進入初始化狀態(tài)首先完成本地時鐘與UTC時鐘同步，由ARM、DA、FPGA、GPS及壓控溫補晶振共同完成，其過程分為三個階段。

第一階段在上電后的二十分鐘內(nèi)使機箱內(nèi)部溫度及GPS信號區(qū)域穩(wěn)定，GPS正常接收衛(wèi)星信號并通過串口輸出當前對應的UTC時間碼文及TTL電平的PPS秒脈沖信號。ARM解析串口信息得到當前的UTC時間并通過SPI總線傳輸至FPGA，形成秒級系統(tǒng)時鐘。第二階段晶振輸入時鐘進入FPGA并進行5分頻至10 MHz，通過計數(shù)器連續(xù)測量相鄰PPS秒脈沖上升沿之間10 MHz時鐘上升沿的個數(shù)，并計算其與標準值的偏差ΔT并將該值傳遞至ARM。第三階段于GPS信號在傳輸過程中有一定程度的干擾，使得PPS信號存在抖動。ARM接收一段時間內(nèi)的偏差ΔT1，ΔT2，ΔT3，…，ΔTn，ΔTn + 1…，以n作為窗口長度對其中的n個測量值取平均值。通過移動窗口得到誤差值Δe1，Δe2，Δe3，…，Δen，Δen+1…。如式(1)所示：

(1)

通過PID算法計算當前需要輸出的控制電壓值Un。ARM通過控制DA調(diào)整晶振壓控端電壓值調(diào)整其頻率。

(2)

經(jīng)過系統(tǒng)初始化狀態(tài)的調(diào)整，壓控溫補晶振輸出時鐘趨向一個標準值并且與當前UTC時間同步，形成板上微妙級系統(tǒng)時鐘。

當系統(tǒng)完成初始化工作后，進入主循環(huán)進行任務處理，此時系統(tǒng)的工作狀態(tài)均由上位機控制指令管理。

圖10 ARM子程序流程圖

由于系統(tǒng)整體工作時長往往達數(shù)小時，且實時采集模擬數(shù)據(jù)量達到每秒16兆字節(jié)，龐大的數(shù)據(jù)量給存儲及傳輸通道帶來嚴重的壓力，且不便于后續(xù)軟件處理。上位機軟件算法根據(jù)系統(tǒng)整體要求配置合適的TS和Vm閾值作為數(shù)據(jù)篩選依據(jù)并傳遞至本系統(tǒng)，其中TS表示時域上采集信號脈沖寬度，Vm表示脈沖信號幅值閾值。FPGA根據(jù)其配置的閾值在數(shù)據(jù)采集階段，對每個通道設置一定深度的乒乓緩沖區(qū)，當其中一個緩沖區(qū)滿時，數(shù)據(jù)緩沖至另一通道。在此期間檢測其中數(shù)據(jù)點是否滿足閾值要求，若滿足則向DDR中繼續(xù)緩沖該數(shù)據(jù)并根據(jù)上位機的控制指令進行傳輸，若不滿足閾值條件則清除該緩沖區(qū)域數(shù)據(jù)，不做保留。

為保證數(shù)據(jù)的不丟失，F(xiàn)PGA內(nèi)部設三級緩沖區(qū)并配合片外DDR緩沖區(qū)域，共可緩沖2556 MByte。FPGA與STM32F429通過并行FMC總線相連接，并且ARM內(nèi)部三個DMA均被使用各個獨立工作服務于相應的單元，完成數(shù)據(jù)的搬運工作，并產(chǎn)生相應的標志位。上位機通過Libusb庫實時輪詢ARM端口，將采集數(shù)據(jù)通過USB2.0高速模式傳遞至上位機。

4 實驗結(jié)果與分析

多通道混合數(shù)據(jù)采集系統(tǒng)完成與前后級系統(tǒng)的聯(lián)調(diào)試驗，并且經(jīng)過高低溫工作及貯存、功能振動及電磁兼容性試驗，產(chǎn)品滿足技術(shù)指標。并采用型號為XGK01型校驗儀產(chǎn)生時序可控的模擬光信號入射至前級探測器，通過本采集系統(tǒng)對前級探測器輸出信號進行采集，并校驗儀進行對比，其中無漏采集信號現(xiàn)象發(fā)生、且產(chǎn)生的信號UTC時標值與校驗儀達到一致。

5 結(jié)束語

本文針對靜爆試驗中差分式梳狀激光光幕探測器的輸出特性設計一款多通道混合數(shù)據(jù)采集系統(tǒng)。詳細介紹了該的硬件及軟件設計，其中以為FPGA+ARM為核心架構(gòu),主要包括GPS馴服溫補晶振單元、有效數(shù)據(jù)UTC時間打標及緩沖單元單元及ARM上位機通信單元，其中數(shù)據(jù)采集及打標為該系統(tǒng)核心。采用FPGA作為處理器確保數(shù)據(jù)采集及UTC時間的實時性及準確性，ARM確保設備控制及系統(tǒng)與上位機交互的便利性。試驗結(jié)果表明，應用本設計進行混合信號采集可為后續(xù)處理軟件提供破片過幕的彈波信息及特征時刻進行有效、精確的提取。